一位全减器的设计

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EDA技术实用教程课题报告课题名称：一位全减器的设计 院系：专业：电子信息工程组员： 设计流程:一、一位半减器的设计一位半减器程序如下; 其中x,y是输入，diff是输出差，s_out是借位输出, sub_in为借位输入。library ieee;use ieee.std_logic_1164.all;entity h_suber is port (x,y : in std_logic; diff,s_out : out std_logic ); end h_suber;architecture hdlarch of h_suber is begin process(x,y) begin diff = x xor y;s_out = (not x) and y; end process; end hdlarch;半减器逻辑表达式:半减器真值表：输入输出xydiffs_sout0000011110101100半减器波形图如下：半减器封装图：二、一位全减器的设计一位全减器设计结构图：sub_in为借位输入,clk是输入延迟信号用来消除仿真图中出现的毛刺现象一位全减器逻辑表达式：一位全减器真值表：输入输出xysub_indiffersub_out00000100100100111011101000111111101一位全减器波形图：一位全减器封装图：