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1、6.3 常用时序逻辑电路,6.3.1 寄存器： 用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码 只要求其中每个触发器可置1，置0,采用边沿触发器结构的74LS175,6.3.2 移位寄存器（代码在寄存器中左/右移动）,具有存储 移位功能,器件实例：74LS 194，左/右移，并行输入，保持，异步置零等功能,S1S0:控制输入端 D3D2D1D0:并行数据输入端 Q3Q2Q1Q0:数据输出 DIR:右移串行输入 DIL:左移串行输入,扩展应用（四位 八位）,主要用途 （1）数据保存与移位 （2）并串与串并转换 （3）移存型计数器,由74LS194构成的能自启动的4位环形
2、计数器,6.3.3 计数器,计数器是可以统计输入脉冲的个数的器件，用于计数、分频、定时、产生节拍脉冲等,分类：,一、异步计数器,1、二进制计数器 异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每一位从“1”变“0”时，向高位发出进位，使高位翻转,异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每一位从“0”变“1”时，向高位发出进位，使高位翻转,2、异步十进制加法计数器 原理：在4位二进制异步加法计数器上修改而成， 要跳过 1010 1111这六个状态,1,2,3,4,5,6,7,8,9,10,J=0,J=1,J=0,J=K=1,J=1,J
3、=0,二五十进制异步计数器74LS90,二、同步计数器 同步二进制计数器 同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,从时序图可见：Q0的频率是CP的一半，即Q0是CP的二分频。同理， Q1为4分频； Q2为8分频； Q3为16分频。因此，计数器也称为分频电路。,器件实例：74LS161,4位集成二进制同步加法计数器74LS161(163),74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。,同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,同步加减计数器,加/减 计数器,加/减,计数结果(利用加/减端高低电平区别加法与减法),加/减 计数器,计数结果(脉冲加在加法计数脉冲端则为加法数，反之为减法),两种解决方案,a.单时钟方式： 加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减,4位二进制同步可逆计数器74LS191,b.双时钟方式,4位二进制同步可逆计数器74LS193,
