《eda-16路数显示报警器-课程设计》由会员分享，可在线阅读，更多相关《eda-16路数显示报警器-课程设计（17页珍藏版）》请在金锄头文库上搜索。
1、燕山大学课 程 设 计 说 明 书题目： 16路数显示报警器 学院（系）： 电气工程学院 年级专业： 08级应用电子4班 学 号： 080103030190 学生姓名： 鲁泽渠 指导教师： 吕宏诗 张强 教师职称： 实验师 燕山大学课程设计（论文）任务书院（系）：电气工程学院 基层教学单位：电子实验中心 学 号080103030190学生姓名鲁泽渠专业（班级）08应电4班设计题目16路数显示报警器设计技术参数设计16路数显报警器，16路中某一断开时（可用高低电平表示断开和接通），用十进制数显示该路编号，并发出声音信号；报警时间持续10秒；当多路报警时，具有优先级，并降低优先级的报警存储，处理完
2、成（手动拨为0）高优先级报警后，再处理之。设计要求在动态数码管上显示路数；用16个拨码开关控制16路；用蜂鸣器发出蜂鸣。工作量学会使用Max+PlusII软件、Verilog HDL语言和实验箱；独立完成电路设计，编程下载、连接电路和调试；参加答辩并书写任务书。工作计划1. 了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计；2. 学习Verilog HDL语言，用Verilog HDL进行程序设计3. 学习使用实验箱，继续电路设计；4. 完成电路设计；5. 编程下载、连接电路、调试和验收；答辩并书写任务书。参考资料数字电子技术基础.阎石主编.高等教育出版社.ED
3、A课程设计A指导书.郑兆兆等编.指导教师签字吕宏诗 张强基层教学单位主任签字金海龙说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份2011年1 月 12 目 录第1章 摘要4第2章 引言4第3章 设计说明53.1 设计思路53.2模块介绍5第4章 Verilog HDL设计源程序7第5章 波形仿真图12第6章 管脚锁定及硬件连线14心得体会15参考文献16 第一章 摘要 这次EDA课程设计，我做的是16路数显示报警器，基于设计要求，从verilog HDL语言入手。首先简单介绍一下EDA,VHDL等的有关知识，然后介绍我的设计思想，在用VHDL语言写出程序代码，还附上各个模块的仿真
4、波形图，最后是一些心得体会。 第二章 引言 数字电路主要是基于两个信号,用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路,它具有逻辑运算和逻辑处理等功能,数字电路可以分为组合逻辑电路和时序逻辑电路。EDA简介20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样
5、方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率
6、和可行性，减轻了设计者的劳动强度。Verilog HDL 简介Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL 有如下特点：1)能够在不同的抽象层次上，如系统级、行为级、RTL级、门级和开关级，对设计系统进行精确而简练的描述。2)能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的错误，缩短设计周期，并保存整个设计过程的正确性。3)由于代码描述与工艺过程实现无关，便于设
7、计标准化，提高设计的可重用性。如果有C语言的基础，只需很短时间就能学会和掌握Verilog HDL语言，因此，Verilog HDL语言可以作为学习HDL设计方法的入门和基础。 第3章 设计说明3.1 设计思路 本设计是一个具有优先级的定时报警系统，整个系统有三部分构成：信号输入模块，报警器模块，动态LED显示模块。信号输入模块对输入信号做出响应，输出此时优先级高的断开路线号，该路线号经过7段译码后送入数码管显示输出。同时控制模块还输出错误信号，报警器在收到错误信号后产生一个长为10秒的脉冲，驱动后续的扬声器电路发出警报。连续发生的错误信号并不会导致报警时间延长，只有当所有故障被排除后，报警器
8、模块才会复位。同时2位数码管显示的总是此时优先级最高的断开路线好，如果无故障发生，数码管显示00.3.2 模块介绍（1） 信号输入模块 此模块共有16个拨码开关作为输入信号，用S1-S16表示，当开关无输入时，都处于低电平状态，当有一路断开始，会产生一个ENA的输出信号，并使其值为一，以作为报警器模块的高电平鉴别信号，同时，当开关有输入时，会产生一个六位的二进制输出信号NUM，此信号表示动作的开关信号，他是作为动态显示模块的输入信号。原理结构图如下：（2）报警模块报警模块共有两个输入信号ENA和 CLK,一个输出信号OUT。当从信号输入模块检测到有开关输入时，ENA信号以置1，CLK上升沿考来
9、时，有程序将OUT置1，蜂鸣器发出报警信号，并且进入一个10秒的循环周期，时间到达后，跳出循环，蜂鸣器停止报警，原理结构如下:（3）数码管显示模块这个模块有两个输入信号。其中一个是信号输入模块的输出NUM作为输入，设为N4:0，另一个是时钟输入端，作为扫描数码管的频率信号，采用750KHZ的高频信号。输出信号为SS0，SS1，SS2，是动态数码管的片选段，当其为111时选中7管，为110时，选中6管。另一个输出为0，显示动作开关的序号。时钟信号交替的选中6,7两个管子，从而实现数码显示的功能。原理结构如下:（4）顶层模块 顶层模块的作用是将各个模块组合到一起，从而实现最终的功能。其输入极为各个
10、模块的输入，两个时钟信号，还有16个拨码开关的输入，其输出为数码管显示和报警器。原理结构图如下:第四章Verilog HDL设计源程序为1.输入模块module in(s,ena,num);/ENA作为报警器高电平的鉴别信号。 input 15:0s; output ena; output6:0num;/六位二进制输出信号，作为动态显示模块的输入信号。 reg ena; reg6:0 num; always(s) begin if(s=4h0000) begin ena=0; num=b0010000; end else begin ena=1; if(s0=1)num=b0000000; e
11、lse if(s1=1)num=b0000001; else if(s2=1)num=b0000010; else if(s3=1)num=b0000011; else if(s4=1)num=b0000100; else if(s5=1)num=b0000101; else if(s6=1)num=b0000110; else if(s7=1)num=b0000111; else if(s8=1)num=b0001000; else if(s9=1)num=b0001001; else if(s10=1)num=b0001010; else if(s11=1)num=b0001011; el
12、se if(s12=1)num=b0001100; else if(s13=1)num=b0001101; else if(s14=1)num=b0001110; else if(s15=1)num=b0001111; end end endmodule 2.蜂鸣器模块module speaker(clk,ena,cout); input clk,ena; output cout; reg cout; reg 3:0 t;always(posedge clk) begin if(ena&t11) t=t+1; if(ena) t=0; endalways begin if(t=11|t=0) cout=b0; else cout=b1; end
