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1、微机原理与接口技术,主讲人 王德志,2.2 存储器技术,教学重点 芯片SRAM 2114和DRAM 4116 芯片EPROM 2764和EEPROM 2817A SRAM、EPROM与CPU的连接 了解内容: RAM接口应注意什么问题 有几种地址译码方式,2.2 .1 半导体存储器概述,除采用磁、光原理的辅存外,其它存储器主要都是采用半导体存储器 本章介绍采用半导体存储器及其组成主存的方法,2.2.2 半导体存储器的分类,按制造工艺 双极型:速度快、集成度低、功耗大 MOS型:速度慢、集成度高、功耗低 按使用属性 随机存取存储器RAM:可读可写、断电丢失 只读存储器ROM:正常只读、断电不丢失
2、,图2.1 半导体存储器的分类,读写存储器RAM,只读存储器ROM,掩膜ROM:信息制作在芯片中,不可更改 PROM:允许一次编程,此后不可更改 EPROM:用紫外光擦除,擦除后可编程;并允许用户多次擦除和编程 EEPROM(E2PROM):采用加电方法在线进行擦除和编程,也可多次擦写 Flash Memory(闪存):能够快速擦写的EEPROM,但只能按块(Block)擦除,2.2.3 半导体存储器芯片的结构, 存储体 存储器芯片的主要部分,用来存储信息 地址译码电路 根据输入的地址编码来选中芯片内某个特定的存储单元 片选和读写控制逻辑 选中存储芯片,控制读写操作, 存储体,每个存储单元具有
3、一个唯一的地址,可存储1位(位片结构)或多位(字片结构)二进制数据 存储容量与地址、数据线个数有关: 芯片的存储容量2MN 存储单元数存储单元的位数 M:芯片的地址线根数 N:芯片的数据线根数,示例, 地址译码电路,单译码结构 双译码结构 双译码可简化芯片设计 主要采用的译码结构, 片选和读写控制逻辑,片选端CS*或CE* 有效时,可以对该芯片进行读写操作 输出OE* 控制读操作。有效时,芯片内数据输出 该控制端对应系统的读控制线 写WE* 控制写操作。有效时,数据进入芯片中 该控制端对应系统的写控制线,2.2.4 随机存取存储器,静态RAM SRAM 2114 SRAM 6264,动态RAM
4、 DRAM 4116 DRAM 2164,2.2.5 静态RAM,SRAM的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 SRAM一般采用“字结构”存储矩阵: 每个存储单元存放多位(4、8、16等) 每个存储单元具有一个地址,SRAM芯片2114,存储容量为10244 18个引脚: 10根地址线A9A0 4根数据线I/O4I/O1 片选CS* 读写WE*,功能,SRAM 2114的读周期,TA读取时间 从读取命令发出到数据稳定出现的时间 给出地址到数据出现在外部总线上 TRC读取周期 两次读取存储器所允许的最小时间间隔 有效地址维持的时间,SR
5、AM 2114的写周期,TW写入时间 从写入命令发出到数据进入存储单元的时间 写信号有效时间 TWC写入周期 两次写入存储器所允许的最小时间间隔 有效地址维持的时间,SRAM芯片6264,存储容量为8K8 28个引脚: 13根地址线A12A0 8根数据线D7D0 片选CS1*、CS2 读写WE*、OE*,功能,2.2.6 动态RAM,DRAM的基本存储单元是单个场效应管及其极间电容 必须配备“读出再生放大电路”进行刷新 每次同时对一行的存储单元进行刷新 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 DRAM一般采用“位结构”存储体: 每个存储单元存放一位 需要8个存储芯
6、片构成一个字节单元 每个字节存储单元具有一个地址,DRAM芯片4116,存储容量为16K1 16个引脚: 7根地址线A6A0 1根数据输入线DIN 1根数据输出线DOUT 行地址选通RAS* 列地址选通CAS* 读写控制WE*,DRAM 4116的读周期,存储地址需要分两批传送 行地址选通信号RAS*有效,开始传送行地址 随后,列地址选通信号CAS*有效,传送列地址,CAS*相当于片选信号 读写信号WE*读有效 数据从DOUT引脚输出,DRAM 4116的写周期,存储地址需要分两批传送 行地址选通信号RAS*有效,开始传送行地址 随后,列地址选通信号CAS*有效,传送列地址 读写信号WE*写有
7、效 数据从DIN引脚进入存储单元,DRAM 4116的刷新,采用“仅行地址有效”方法刷新 行地址选通RAS*有效,传送行地址 列地址选通CAS*无效,没有列地址 芯片内部实现一行存储单元的刷新 没有数据从输入输出 存储系统中所有芯片同时进行刷新 DRAM必须每隔固定时间就刷新,DRAM芯片2164,存储容量为64K1 16个引脚: 8根地址线A7A0 1根数据输入线DIN 1根数据输出线DOUT 行地址选通RAS* 列地址选通CAS* 读写控制WE*,2.2.7 只读存储器,EPROM EPROM 2716 EPROM 2764,EEPROM EEPROM 2717A EEPROM 2864A
8、,2.2.7.1 EPROM,顶部开有一个圆形的石英窗口,用于紫外线透过擦除原有信息 一般使用专门的编程器(烧写器)进行编程 编程后,应该贴上不透光封条 出厂未编程前,每个基本存储单元都是信息1 编程就是将某些单元写入信息0,EPROM芯片2716,存储容量为2K8 24个引脚: 11根地址线A10A0 8根数据线DO7DO0 片选/编程CE*/PGM 读写OE* 编程电压VPP,功能,EPROM芯片2764,存储容量为8K8 28个引脚: 13根地址线A12A0 8根数据线D7D0 片选CE* 编程PGM* 读写OE* 编程电压VPP,功能,EPROM芯片27256,2.2.8 EEPROM
9、,用加电方法,进行在线(无需拔下,直接在电路中)擦写(擦除和编程一次完成) 有字节擦写、块擦写和整片擦写方法 并行EEPROM:多位同时进行 串行EEPROM:只有一位数据线,EEPROM芯片2817A,存储容量为2K8 28个引脚: 11根地址线A10A0 8根数据线I/O7I/O0 片选CE* 读写OE*、WE* 状态输出RDY/BUSY*,功能,EEPROM芯片2864A,存储容量为8K8 28个引脚: 13根地址线A12A0 8根数据线I/O7I/O0 片选CE* 读写OE*、WE*,功能,2.2.9 半导体存储器与CPU的连接,这是本章的重点内容 SRAM、EPROM与CPU的连接
10、译码方法同样适合I/O端口,2.2.10 存储芯片与CPU的连接,存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线,1. 存储芯片数据线的处理,若芯片的数据线正好8根: 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根: 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充”,位扩充,多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数 其它连接都一样 这些芯片应被看作是一个整体 常被称为“芯片组”,2. 存储芯片地址线的连接,芯片的地址线通常应全部与系统的低位地址总线相连 寻址时,这部分地址
11、的译码是在存储芯片内完成的,我们称为“片内译码”,片内译码,A9A0,存储芯片,3. 存储芯片片选端的译码,存储系统常需利用多个存储芯片扩充容量 也就是扩充了存储器地址范围 进行“地址扩充”,需要利用存储芯片的片选端对多个存储芯片(组)进行寻址 这个寻址方法,主要通过将存储芯片的片选端与系统的高位地址线相关联来实现 这种扩充简称为“地址扩充”或“字扩充”,地址扩充(字扩充),片选端常有效,令芯片(组)的片选端常有效 不与系统的高位地址线发生联系 芯片(组)总处在被选中的状态 虽简单易行、但无法再进行地址扩充,会出现“地址重复”,地址重复,一个存储单元具有多个存储地址的现象 原因:有些高位地址线
12、没有用、可任意 使用地址:出现地址重复时,常选取其中既好用、又不冲突的一个“可用地址” 例如:00000H07FFFH 选取的原则:高位地址全为0的地址,高位地址译码才更好, 译码和译码器,译码:将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器74LS139 常用的3:8译码器74LS138 常用的4:16译码器74LS154, 全译码,所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址(片内译码),高位地址线对存储芯片的译码寻址(片选译码) 采用全译码,每个存储单元的地
13、址都是唯一的,不存在地址重复 译码电路可能比较复杂、连线也较多,示例,全译码示例, 部分译码,只有部分(高位)地址线参与对存储芯片的译码 每个存储单元将对应多个地址(地址重复),需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费,示例,部分译码示例, 线选译码,只用少数几根高位地址线进行芯片的译码,且每根负责选中一个芯片(组) 虽构成简单,但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用,示例,线选译码示例,切记: A14 A1300的情况不能出现 00000H01FFFH的地址不可使用,片选端译码小结,存储芯片的
14、片选控制端可以被看作是一根最高位地址线 在系统中,主要与地址发生联系:包括地址空间的选择(接系统的IO/M*信号)和高位地址的译码选择(与系统的高位地址线相关联) 对一些存储芯片通过片选无效可关闭内部的输出驱动机制,起到降低功耗的作用,4. 存储芯片的读写控制,芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时,存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片被选中、且写命令有效时,允许总线数据写入存储芯片,22.11 存储芯片与CPU的配合,存储芯片与CPU总线的连接,还有两个很重要的问题: CPU的总线负载能力 CPU能否带动总线上包括存储器在内的连接器件
15、存储芯片与CPU总线时序的配合 CPU能否与存储器的存取速度相配合,1. 总线驱动,CPU的总线驱动能力有限 单向传送的地址和控制总线,可采用三态锁存器和三态单向驱动器等来加以锁存和驱动 双向传送的数据总线,可以采用三态双向驱动器来加以驱动,2. 时序配合,分析存储器的存取速度是否满足CPU总线时序的要求 如果不能满足: 考虑更换芯片 总线周期中插入等待状态TW,切记:时序配合是连接中的难点,32K8的SRAM芯片62256,SRAM 2114的功能,SRAM 6264的功能,EPROM 2716的功能,EPROM 2764的功能,EEPROM 2817A的功能,EEPROM 2864A的功能,门电路译码,译码器74LS138,示例,74LS138连接示例,