《彩灯循环控制电路()》由会员分享，可在线阅读，更多相关《彩灯循环控制电路()（18页珍藏版）》请在金锄头文库上搜索。
1、电子技术课程设计 四路彩灯控制器设计与制作 学院: 电子信息工程学院 专业、班级： 姓名： 学号： 指导教师： 2011年12月目录一设计任务与要求（2）二总体框图（3）三选择器件（5）四功能模块（11）五总体设计电路 (14)六课程设计心得 (16)四路彩灯控制器设计与制作一、设计任务与要求 设计一个循环可预置序列发生器，并用一控制彩灯的循环显示。不同的预置产生不同的效果。 实现循环序列发生器和彩灯控制电路，使得彩灯按一定的规律循环显示。假定循环规律为：L1L8的状态是00001111（0表示灭，1表示亮），每隔一秒灯L1L8的状态依次循环一位，即：L1L2L8L7L6L5L4L3 设计控制
2、电路，可自动预置4种不同的初状态，每隔64秒改变一种，并在这四种初状态循环，使得彩灯定时改变显示的效果，假定四种不同的初状态为：00001111，00010001，00110011，01110111二、总体框图 时钟信号发生电路循环序列发生器预置控制电路彩灯控制电路 时钟信号发生电路部分：振荡器有多种振荡器电路，其中（a）图为CMOS非门构成的振荡器，（b）图为石英晶体构成的振荡器，（c）图为555构成的多谐振荡器。 CMOS非门构成的振荡器的振荡周期T=1.4RC，555构成的振荡器的振荡周期T=0.7（R1+2R2）C。我最终还是选择了555构成的振荡器，因为555使用起来方便、简单。通过
3、调节R1，R2和C1的大小调节振荡频率以达到1HZ的秒钟连续脉冲图1 CMOS非门构成的振荡器（a）图2石英晶体振荡器（b）图3 由555定时器构成的多谐振荡器 循环序列发生器部分： 3个74LS163构成循环序列发生器部分，由于是64秒改变一种状态，所以用二片74LS163组成一个64位加法计数器（按164进行把2个74LS163组装计数器），每循环一次64位产生一个进位输入到第三个74LS163，第三个74LS163是一个4位加法计数器，并通过它来控制预置控制电路中的4个73LS373的使能端，从而决定输入的每种初态。详细的控制办法是：让第三个74LS16的输出00分别通过一个非门变成11
4、再和头2个74LS163的进位一起通过一个三输入与非门变成低电平0加到初态为00001111的74LS373的使能端，这样就可以使器导通。当前面的64位计数器在来一个进位时，00变成01，这样让1的那个输出端通过一个非门，然后和0的端口以及刚才的进位一起通过个与非门，是输出为0 节到初态为00010001的第二个74LS373的使能端，让其导通。再次过64秒后，计数器产生一个进位使第三个74LS373输出为10，让1的端口通过一个非门，然后把它和0的端口以及进位信号一起输送到一个三输入与非门，使之输出为0 接到初态为00110011的第三个74LS373的使能端让其工作。最后在完成一次64位的
5、计数，产生一个进位，使之变成11，把他们都风别通过一个非门，然后在和进位信号一起通过一个三输入的与非门，并把它的输出0接到滴4个初态为01110111的74LS373的使能端，使其工作。由于第三个的74LS373是一个4位加法计数器，所以当到了11时自己又自动返回到00，加法器完成一个64计数，就产生一个进位，00又变为01。依次往复循环。预置控制电路部分：4个74LS373构成预置控制电路部分，因为存在4种不同的初态，考虑到74LS373的高阻态而且它拥有8个输出端正好符合要求，所以我们可以把这4种初态预先寄存在此。由于使能端关闭时74LS373的输出是呈现高阻态所以可以把他们的输出端直接相
6、互连在一起然后分别送至2个74LS194移位寄存器的输入端。把四个74LS373的Q1都连在一起放到第一个74LS194的第一个输入端，然后把四个74LS373的Q2都连在一起放到第一个74LS194的第二个输入端，依次放置，直道把四个74LS373的Q8连在一起放到第二个74LS194的第四个输入端。除此之外，我们还应把所存信号始终至于高电平。就可以保证当使能信号一存在就可以输出一开始就寄存在器件里的数据。彩灯控制电路部分：2个74LS194构成彩灯控制电路的主电路，8个彩灯分别接在2个的输出端，考虑到题目要求8种状态是右移的，我们只需把每个的SR端和Q3端相连即可实现右移。由于当S0S1是
7、11时置数，S0S1是10时实现右移，所以我们可以把64位加法计数器部分产生的进位作为S1的输入信号送给S1，于是当产生一个进位时，74LS373输出的状态就可以顺利的置入双向移位寄存器74LS194内，当这个脉冲过来后时，S1又变为0，于是就可以实现右移了。以上所有的期间的脉冲信号都是同一个脉冲信号，均由555定时器来产生，以保证同步。三、选择器件 本次课程设计所用器件如表一： 型号名称数目74LS194双向移位寄存器274LS163十六进制加法计数器374LS373数据寄存器474LS04非门374LS12三输入与非门474LS08与门174LS00与非门1555定时器脉冲信号发生器11）
8、74LS194移位寄存器 图4 引脚排列其中D0,D1,D2,D3为并行输出端；SR为右移串行输入端，SL为左移串行输入端；S1,S0为操作模式控制端；CP为时钟脉冲输入端。图五 功能表图六 内部原理图 2）74LS163计数器 它是同步十六进制加法记数器，当LOAD端输入底电平时处于预置数状态，D0、D1、D2、D3的数据将会在CP上升沿到达时被置入Q0、Q1、Q2、Q3中，它的预置数是同步的。下图是74LS163的引脚分配图，图中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，RC为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。163 的清除是同步的。当清除端
9、CLEAR为低电平时，在时钟端（CLK）上升沿作用下，才可完成清除功能。 163 的预置是同步的。当置入控制端LOAD为低电平时，在CLK上升沿作用下，输出端（QA-QD）与数据输入端（AB）相一致。当CLK由低至高跳变或跳变前，如果计数控制端（ENP、ENT）为高电平，则LOAD应避免由低至高电平的跳变.图七 74LS163引脚图图八 74LS163功能表163 的计数是同步的，靠CLK同时加在 4 个触发器上而实现。当ENP和ENT均为高电平时，在CLK上升沿作用下QA-QD同时变化，从而消除了异步计数器中出现的计数尖峰。163 有超前进位功能。当计数溢出时，进位端（RCO）输出一个高电平
10、脉冲，其宽度为 Q0 的高电平部分。 在不外加门电路的情况下，可级联成 N位同步计数器。 在CLK出现前，即使ENP、ENT、CLEAR发生变化，电路的功能也不受影响。3)74LS373寄存器74LS373是八D锁存器(3S,锁存允许输入有回环特性) ，常应用在地址锁存及输出口的扩展中。74LS373内有8个相同的D型(三态同相)锁存器，由两个控制端(11脚G或EN；1脚OUT、CONT、OE)控制。当OE接地时，若G为高电平，74LS373接收由PPU输出的地址信号；如果G为低电平，则将地址信号锁存。工作原理：74LS373的输出端O0O7可直接与总线相连。当三态允许控制端OE为低电平时，O
11、0O7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，O0O7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。 当锁存允许端LE为高电平时，O随数据D而变。当LE为低电平时，O被锁存在已建立的数据电平 图九 引角图 图十 功能表4) 555定时器应用国产双极型定时器CB555电路结构图。它是由比较器C1和C2，基本RS触发器和集电极开路的放电三极管TD三部分组成。 VH是比较器C1的输入端，v12是比较器C2的输入端。C1和C2的参考电压VR1和VR2由VCC经三个五千欧电阻分压给出。在控制电压输入端VCO悬空时，VR1=2/3VCC,VR2=1/3VCC。如
12、果VCO外接固定电压，则VR1=VCO,VR2=1/2VCO. RD是置零输入端。只要在RD端加上低电平，输出端v0便立即被置成低电平，不受其他输入端状态的影响。正常工作时必须使RD处于高电平。图中的数码18为器件引脚的编号。 图 十一 555定时器逻辑符号555定时器是一种中规模集成电路，只要在外部配上适当阻容元件，就可以方便地构成脉冲产生和整形电路。 图 十二 555定时器内部结构图(A)电路组成555集成定时器由五个部分组成。1、 基本RS触发器：由两个“与非”门组成2、 比较器：C1、C2是两个电压比较器3、 分压器：阻值均为5千欧的电阻串联起来构成分压器，为比较器C1和C2提供参考电
13、压。4、 晶体管开卷和输出缓冲器：晶体管VT构成开关，其状态受端控制。输出缓冲器就是接在输出端的反相器G3，其作用是提高定时器的带负载能力和隔离负载对定时器的影响。(B) 基本功能当时，输出电压为低电平，VT饱和导通。当时，时，时，C1输出低电平，C2输出高电平，Q0，饱和导通。当、时，C1、C2输出均为高电平，基本RS触发器保持原来状态不变，因此、VT也保持原来状态不变。当、时，C1输出高电平，C2输出低电平，Q1，VT截止。555定时器功能表输 入输 出阈值输入(vI1)触发输入(vI2)复位()输出()放电管T00导通 11截止10导通1不变不变 表二 555定时器逻辑功能表5)74LS04非门当输入信号为高电平时，应保证三极管工作在深度饱和状态，以使输出电平接近于零。
