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1、案例5.1 设计带有校时功能的数字闹钟本案例通过一个带有校时功能的数字闹钟的设计过程的分析，对考生能否将已学过的知识运用到实际中去，是否初步了解设计的要求和步骤，是否熟悉集成电路的使用方法和各种芯片的功能等方面进行评价。一、设计要求：本案例要求设计一个数字钟，基本要求为：(1)有“时”、“分”的十进制数显示“秒”信号驱动发光二极管成为将“时”、“分”显示隔开的小数点。显示情况如图29-1所示。(2)计时以1昼夜24h为1个周期。(3)具有校时电路(即有预置数功能)。任何时候可对数字闹钟进行校准，将其拨至标准时间或其他需要的时间。(4)计时过程中的任意“时”、“分”，均能按需要起闹，闹钟每次起闹
2、时间为35s，并允许用户在此范围内调整。本数字钟电路的设计主要是采用TTL集成电路实现组合逻辑与时序逻辑电路的设计，数字钟电路的基本工作原理是采用50Hz的220V交流市电作为标准时间源，经整形后产生的稳定的脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器计满24后，各计数器清零，重新计数。计数器的输出经译码器送显示器。二、总体设计方案根据对设计要求的分析，数字闹钟的总体结构应由以下各部分组成：(1)数字闹钟计时的标准信号应是频率相当稳定的IHz秒脉冲，所以要设置标准时间源。(2)数字闹钟计时周期为24h
3、，因此必须设置24h计数器，它应由模为60的秒计数器和分计数器及模为24的时计数器组成。秒显示由发光二极管的亮、暗示意，时和分由七段数码管显示。(3)为使数字闹钟的走时与标准时间一致，校时电路是必不可少的，本例采用开关控制校时方法，直接用秒脉冲先后对“时”、“分”、“秒”计数器进行校时操作。(4)为使数字闹钟能按用户需要，在特定时间起闹，应设置有控制作用的电路及确定何时起闹的时、分译码电路和选择开关，由用户自行决定起闹时、分。闹钟的时间每次为35s，通过调节电路元件参数来实现。根据上述分析，数字闹钟的总体方案已经明确，可画出如图29-2所示的方案框图。三、电路的组成1. 标准时间源本部分电路确
4、定时钟的时间基准。本实例是实验性的课题，为简便起见，由以下方案来完成：采用50Hz的220V交流市电作为标准时间源，其频率稳定度可达10-224h。其参考电路如图29-3所示。图中衰减器可用小型降压变压器完成；整形电路由与非门构成的施密特电路完成；而两级分频电路由74LS90完成。这样就得到了驱动TTL电路的秒脉冲信号源。74LS90是一种中规模的二一五十进制异步计数器，其内部结构是一个二分频和一个五分频电路，可以独立地作为二进制和五进制计数器使用，同时进行适当的连接又可以构成十进制计数器。74LS90管脚引线如图29-4，功能表如表29-1所示。表29-1 74LS90功能表复位输入R0（1
5、）R0（2）置位输入R9（1） R9（2）时 钟CP输 出QD QC QB QA工作模式1 11 10 00 0 0 00 0 0 0异步清零0 01 11 11 0 0 11 0 0 1异步置数0 0 0 00 00 0计 数计 数计 数计 数加法计数74LS90内部逻辑电路图如图29-5所示，它由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中FA触发器构成一位二进制计数器；FD、FC、FB构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端R01、R02和置“9”端R91、R92，其中置“9”端R91、R92是供BCD 9的补码应用设置的。74LS90具有
6、如下的五种基本工作方式：（1）五分频：即由FD、FC、和FB组成的异步五进制计数器工作方式。（2）十分频（8421码）：将QA与输入B联接，可构成8421码十分频电路。（3）十分频（5421码）：将五进制计数器的输出端QD接二进制计数器的脉冲输入端A，即可构成5421码十分频工作方式。（4）六分频：在十分频（8421码）的基础上，将QB端接R01，QC端接R02。其计数顺序为000101，当第六个脉冲作用后，出现状态QCQBQA=110，利用QBQC=11反馈到R01和R02的方式使电路置“0”。（5）九分频：QAR1、QDR2，构成原理同六分频。此外，据功能表可知，构成上述五种工作方式时，R
7、91、R92端最少应有一端接地；R01、R02端亦必须有一端接地。根据上述关于74LS90芯片的使用说明，可设计出5分频和10分频的电路，它们的计数输出状态变化如图29-6所示。将5分频和10分频的电路串接起来，就构成了50分频的电路，可将从整形电路输出的50Hz脉冲信号变换为1Hz的秒脉冲信号，作为数字闹钟的计时标准信号。分频电路的电路图如图29-7所示。2.计数、译码、显示电路（1）时、分、秒计数器单元电路本实例主要设计三个计数器，分别对应与时、分、秒的控制。分计数器和秒计数器为60进制，时计数器为24进制，这三个计数器都采用74LS160芯片组成。秒和分计数器分别用2位加法计数器串接而成
8、。它们的个位为十进制，十位为六进制计数器，个位信号送至十位计数器，计到60时自动复零。时计数器也是2位加计数器，其模为24。当计数器计到24h时，时、分、秒全部清零。74LS160的引脚接线图如图29-8所示，功能如表29-2所示。该芯片为可预置的十进制同步计数器。表29-2 74LS160功能表输 入输出状态PTCPD0D1D2D3Q0Q1Q2Q3LLLLLHLd0d1d2d3d0d1d2d3HHHH计数HHLH保持（包括CO）HHL保持（CO=0）表中：H-高电平；L-低电平；-任意；-上跳变；（d0 d3）-（ D0 D3）的稳态输入电平。根据74LS160的功能表和对芯片引脚功能的说明
9、，可设计出秒、分、时计数器电路如图29-9所示（2）译码、显示电路在图29-9中，还画出了译码、显示电路译码器由4片74LS49组成，每1片74LS49驱动1只数码管，显示时和分。74LS49为集电极开路输出的BCD七段译码器、驱动器，输出端（ag）为高电平有效，可驱动灯缓冲器或共阴极的LED数码管。74LS49的引脚和逻辑符号如图29-10所示，功能表如表29-3所示。表29-3 74LS49功能表十进数或功能输 入输 出DCBABIabcdefg0LLLLHHHHHHHL1LLLHHLHHLLLL2LLHLHHHLHHLH3LLHHHHHHHLLH4LHLLHLHHLLHH5LHLHHHL
10、HHLHH6LHHLHLLHHHHH7LHHHHHHHLLLL8HLLLHHHHHHHH9HLLHHHHHLLHH10HLHLHLLLHHLH11HLHHHLLHHLLH12HHLLHLHLLLHH13HHLHHHLLHLHH14HHHLHLLLHHHH15HHHHHLLLLLLLBILLLLLLLL当为低电平时，不管其它输入端状态如何，ag均为低电平。当要求输出015时，消隐输入端（)应为高电平或开路。ag7段输出与数码管显示字符的关系如图29-11所示。3.数字闹钟的时、分快速校验电路校时功能是数字钟必备的基本功能，为电路简单，本例中只进行时和分的校时。带校时功能的计数电路如图29-13所
11、示。4.起闹电路数字闹钟的起闹电路，可由3个部分组成。它包括起闹控制电路、起闹定时电路和起闹可控振荡器。（1） 起闹控制电路起闹控制电路要在时、分规定的时间起闹，主要是设置译码电路翻译出所需的起闹时间。译码器的地址输入是时、分计数器的有关状态输出，而译码器的输出经开关S1、S2、S3、S4可选择时和分。当闹钟的实际计时时间符合所选择的起闹时间时产生-个起闹控制信号（高电平）。起闹控制电路原理图如图29-14所示。起闹控制电路中的译码器根据时、分计数器个位和十位的计数范围不同，分别选用不同的译码电路。时、分计数器的十位计数范围分别是02或05，因此可选用3-8译码器74LS138；而时、分计数器
12、的个位都是十进制，要选用4-16译码器或BCD-十进制译码器，本实例中选用的是BCD-十进制译码器74LS42。74LS42的引脚接线图和功能表如图29-15所示。74LS138的引脚接线图和功能表如图29-16所示。（2） 起闹定时电路起闹定时电路根据每次起闹时间在35s范围内可调这一要求，选用中规模集成电路的单稳态电路SN74121来实现。其定时时间的长短可由元件参数的改变来实现。SN74121为具有施密特触发器输入的单稳态触发器，可由正跳变触发，也可由负跳变触发。其正触发输入端（TR+)采用了施密特触发器，因此，有较高的抗扰度。又由于内部有锁存电路，故对电源Vcc也有较高的抗扰度。SN74121的引脚图、功能表如图29-17所示，引出端符号说明如表29-4所示。表29-4 SN74121引出端符号说明符号说明符号说明Q正脉冲输出端Rext/Cext外接电阻/电容端负脉冲输出端Rint内电阻端TR+正触发输入端Cext外接电容端（正）TR-(A),TR-(B)负触发输入端NC空端以SN74121设计的起闹定时电路如图29-18所示。图中开关S7用于选择是否需要起闹。(3)起闹可控振荡器起闹可控振荡器可用集电极开路门(OC门)74LS03
