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1、第2章 可编程逻辑器件和IP核,本章主要授课内容 集成电路的制造流程 电子设计自动化 可编程逻辑器件FPGA/CPLD FPGA应用举例 硅知识产权核（IP核） 片上总线 低功耗设计原理,2008年6月19日,南京大学计算机系,1,2.1 集成电路制造流程简介,集成电路厂所生产的产品实际上包括两大部分：晶圆切片（die, 也简称为晶圆）和超大规模集成电路芯片（chip, 可简称为芯片）。 晶圆切片是一片像镜子一样的光滑圆形薄片，是供其后芯片生产工序深加工的原材料。 一个晶圆上可以印刷多个裸晶的电路版图 芯片制造完毕后从一个晶圆上切割出许多裸晶 对单个裸晶进行测试得到质量合格的成品裸晶 将裸晶进
2、行封装就得到芯片 芯片经过严格的测试就获得了成品芯片,2008年6月19日,南京大学计算机系,2,芯片制造基本流程图解,2008年6月19日,南京大学计算机系,3,芯片原材料硅锭,硅锭是生产芯片的原材料,2008年6月19日,南京大学计算机系,4,硅锭切片晶圆,2008年6月19日,南京大学计算机系,5,将晶圆切割成裸晶,一个晶圆片上再切割成许多裸晶（也叫管芯）,2008年6月19日,南京大学计算机系,6,裸晶上印制版图,右边给出了裸晶的实例照片。注意四周是引脚。,2008年6月19日,南京大学计算机系,7,处理器芯片的版图照片之一,Sun公司的UltraSparc IV+处理器版图,2008
3、年6月19日,南京大学计算机系,8,处理器芯片的版图照片之二,AMD公司的 64位双核处理器Opteron,2008年6月19日,南京大学计算机系,9,处理器芯片的版图照片之三,Intel公司的 Itanium2处理器 代号Madison,2008年6月19日,南京大学计算机系,10,多个裸晶可以封装在一个芯片内,双CPU核的芯片结构,2008年6月19日,南京大学计算机系,11,2.2 电子设计自动化,电子设计自动化 Electronic Design Automation ，EDA EDA是先进的电子系统设计方法和开发工具 EDA以计算机为主要工具，对使用硬件描述语言（HDL，Hardwa
4、re Description Language）为描述手段完成的数字系统设计文件，自动地完成逻辑编译、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子系统功能。,2008年6月19日,南京大学计算机系,12,EDA目标,利用EDA技术进行电子系统设计，最后实现的目标电路有3种类型。 全定制或半定制专用集成电路 ASIC：Application Specific Integrated Circuits FPGA/CPLD（或称可编程ASIC）开发应用 印制电路板 PCB，Printed Circuit Board,2008年6月19日,南京大学计算机系,13,数字系统硬
5、件抽象模型,2008年6月19日,南京大学计算机系,14,ASIC设计流程,2008年6月19日,南京大学计算机系,15,自顶向下法的ASIC设计方法,第1步 概念设计 第2步 系统架构设计与软硬件划分 第3步 行为级描述 第4步 构建模块与接口 第5步 功能仿真 第6步 逻辑综合与优化 第7步 布局布线设计 第8步 时序仿真 第9步 适配和验证 第10步 硬件测试,2008年6月19日,南京大学计算机系,16,硬件描述语言,主流的HDL有VHDL、Verilog、System C、Superlog和SystemVerilog等。 下面分别介绍,2008年6月19日,南京大学计算机系,17,V
6、HDL,VHDL的英文全称为：Very High-Speed Hardware Descreption Language。它是1985年在美国国防部支持下推出的。1987年由IEEE（电气电子工程师协会，Institute of Electrical and Electronics Engineers）将VHDL制定为标准。参考手册为IEEE VHDL语言参考手册标准草案1076/B版，于1987年批准，称为IEEE 1076-1987。 1993年和1997年IEEE又对VHDL标准进行了修订。,2008年6月19日,南京大学计算机系,18,Verilog,Verilog HDL是在1983
7、年由GDA（GateWay Design Automation）公司为其模拟器产品开发的硬件描述语言。1989年，Cadence公司收购了GDA公司，Verilog HDL语言成为Cadence公司的产品。1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI （开放Verilog国际，Open Verilog International）组织，负责促进Verilog HDL语言的推广。 基于Verilog HDL的优越性，IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL 1364-1995；2001年发布了Verilog H
8、DL 1364-2001标准。,2008年6月19日,南京大学计算机系,19,SystemC,SystemC是由Synopsys公司和CoWare公司合作开发的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC联盟”。SystemC从1999年9月联盟建立初期的0.9版本开始更新，从1.0版到1.1版，一直到2001年10月推出了最新的2.0版。 SystemC利用流行的C+编译器，在没有对C+增加新的语言构件的基础上，利用类的概念对C+进行了扩充，加入了一个类库和仿真核。设计者能利用它有效地创建软件算法、硬件结构和系统设计
9、模型。,2008年6月19日,南京大学计算机系,20,SystemVerilog,SystemVerilog是IEEE于2005年颁布的工业界第一个统一硬件描述和硬件验证的标准，命名为IEEE 1800标准，在IEEE 1364标准基础上产生。SystemVerilog增加了创建和验证抽象结构的层模型功能，可以提供对深流水线和高端芯片设计的抽象描述。它是新的硬件设计规范，特别适用于基于知识产权、大数量逻辑门和密集总线之类的芯片，提升了这类芯片的设计、仿真和验证效率。,2008年6月19日,南京大学计算机系,21,2.3 可编程逻辑器件,可编程逻辑器件 Programmable Logic De
10、vice，PLD 数字ASIC的重要分支，是半导体电路厂商生产的一种通用性半定制集成电路。用户通过对PLD编程可以实现所需要的逻辑功能。,2008年6月19日,南京大学计算机系,22,两种类型的PLD,在PLD器件中有重要的两大类： 复杂可编程逻辑器件 CPLD：Complex Programmable Logic Device 现场可编程门阵列 FPGA：Field Programmable Gate Array 两者功能基本相同，只是实现原理略有不同。,2008年6月19日,南京大学计算机系,23,CPLD和FPGA的基本构成,以乘积项结构方式构成逻辑行为的器件称为CPLD，如赛灵思（Xi
11、linx）公司的XC9500系列、莱迪斯（Lattice）公司的ispLSI系列、Altera的MAX7000S系列等； 以查表法结构方式构成逻辑行为的器件称为FPGA，如Altera的FLEX10K、ACEX1K或Cyclone系列、Xilinx的SPARTAN系列和Virtex系列等。,2008年6月19日,南京大学计算机系,24,乘积项实现PLD的示意图 OR Matrix & AND Matrix,2008年6月19日,南京大学计算机系,25,ROM, PAL & PLA,2008年6月19日,南京大学计算机系,26,PLA,PROM,PAL,与或阵列 均可编程,与阵列 可编程 或阵列
12、 固定,或阵列 可编程 与阵列 固定,查找表（Look-Up-Table）的例子,一个4输入的与门,2008年6月19日,南京大学计算机系,27,CPLD和FPGA的基本区别,2008年6月19日,南京大学计算机系,28,CPLD/FPGA的结构特点,它们都由三大部分组成： 可编程二维的逻辑阵列块，构成了PLD器件的逻辑组成核心； 可编程的输入/输出块； 可编程的连接逻辑块的互连资源，连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。,2008年6月19日,南京大学计算机系,29,典型CPLD结构图 （Altera公司MAX70
13、00系列）,2008年6月19日,南京大学计算机系,30,典型FPGA结构图 （赛灵思公司Virtex系列）,2008年6月19日,南京大学计算机系,31,主流CPLD/FPGA开发工具,流行的CPLD/FPGA开发工具主要来自PLD生产商。例如：Xilinx公司的Foundation；Altera公司的Synplify Pro；Lattice公司的ISP Synario；此外还包括第三方公司提供的EDA软件。 这些工具都属于集成开发环境，集成了编译、仿真、测试、下载等工具。 下面简单介绍三个开发工具：MAX+PLUS II、Quartus II和Synplify Pro。,2008年6月19
14、日,南京大学计算机系,32,MAX+PLUS II,MAX+PLUS II是Altera公司推出的的第三代PLD开发系统，具有开放界面，可与其他工业标准的EDA工具相连接；提供与结构无关的设计环境，可以在多种硬件平台环境下运行；提供丰富的逻辑功能库供设计人员调用；支持各种HDL语言的设计输入，包括VHDL、Verilog和Altera公司自己的硬件描述语言AHDL。 MAX+PLUS II适合初学者使用。,2008年6月19日,南京大学计算机系,33,Quartus II,Quartus II是Altera公司的第四代PLD开发系统，主要用于设计6万100万门的大规模FPGA/CPLD，是第1
15、个支持基于知识产权（IP）系统设计的软件；它是在MAX+PLUS II基础上升级产生的，基本操作与MAX+PLUS II有相似之处。软件运行界面如下图所示。,2008年6月19日,南京大学计算机系,34,Quartus II界面图,2008年6月19日,南京大学计算机系,35,Quartus II的特点,使用Quartus II可完成从设计输入、逻辑综合、仿真到下载的整个设计过程，而且Quartus II也可以直接调用Synplify Pro、Leonardo Spectrum 以及ModelSim 等第三方EDA 工具来完成设计的逻辑综合和仿真。 Quartus II 支持多种设计输入方式。
16、它与MATLAB 和DSP Builder 结合可以进行基于FPGA 的DSP 系统开发，方便且快捷；还可以与SOPC Builder 结合，实现SOPC 系统的开发。,2008年6月19日,南京大学计算机系,36,Synplify Pro,Synplify Pro或者Synplify是由位于美国加州Sunnyvale的Synplicity公司推出的专门用于可编程器件FPGA/CPLD 的逻辑综合工具，它支持Verilog HDL 和VHDL 高层次设计描述，在综合优化方面性能优异，应用广泛。 Synplify Pro或者Synplify 支持Verilog 13641995 标准和VHDL 10761993 标准，能以很高的效率将Verilog/VHDL 设计文件转换为针对选定器件的标准网表，并提供相应设计环境的配置文件，在逻辑综合后还可以生成Verilog 和VHDL 仿真网表，以便对原设计进行功能仿真。,2008年6月19日,南京大学计算机系,37,可编程逻辑器件设计流程,2008年6月19日,南京大学计算机系,38,2.4 FPGA应用举例,
