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1、 一. 选择题（每题2分，共20分）1. 在VHDL中，为目标变量赋值的符号是 C 。A) = B) = C) := D) ”是 D 。A) 操作符 B) 赋值符号 C) 相当于if D) 相当于then 5. 在VHDL中，语句“for i in 0 to 7 loop”定义的循环次数为 A 。A) 8 B) 7 C) 1 D) 06. 以下的结构体的执行结果哪一个是正确的 A 。architecture assignment of arrays is signal A_BUS : bit_vector (3 downto 0); signal B_BUS : bit_vector (0 t
2、o 3); begin A_BUS = B_BUS; end assignment;A) A_BUS(3) = B_BUS(0)。B) A_BUS(3) = B_BUS(1)。C) A_BUS(3) = B_BUS(2)。D) A_BUS(3) = B_BUS(3)。7. 关于逻辑操作符以下哪个说法是正确的 C 。A) 所有逻辑操作符优先级同等。B) 所有逻辑操作符优先级不同。C) “非”操作符具有最高的优先级。D) “与”操作符具有最高的优先级。 共 4 页 第 1 页8. 以下哪个赋值语句是非法的 C 。A) output = x and y and z B) output = x or
3、y or z C) output = x and y or z D) output = x xor y xor z9. 关于取余操作符，以下哪个取余结果是正确的 D 。A) 5rem (-3) =-2B) (-5) mod 3 =-1C) (-5) rem (-3) = 2D) (-5) mod (-3) = -210. 根据以下声明，那个赋值语句是正确的 。signal bool : boolean;signal a_int, b_int, z_int:integer range 0 to 15;signal z_bit : bit;signal z_bus: bit_vector(3 do
4、wnto 0);A) z_bit= a_int = b_int;B) bool b_int; C) z_int= a_int = 0001;D) z_bus= a_int + b_int;二. 判断题（每题2分，共20分）11. 结构体是模块与外界的接口，而实体则描述结构体的行为和功能。( )12. 标识符可由字母、数字和下划线组成，但是第一个字符必须是字母，并且连续两个及以上的下划线是不允许的。( )13. 在过程中的语句既可以是并行语句，也可以是顺序语句。( )14. 当一个实体对应于多个结构体时，如果没有配置语句则最后的一个结构体用于仿真。( )15. If then else和case
5、语句是并行语句，只能存在于结构体和块语句中。( )16. 信号可以在过程语句的声明区域定义。( )17. 对变量的赋值立刻发生没有延迟，而对信号的赋值有延迟。( )18. 与组合逻辑电路相比，同步时序电路对险象更加敏感。( )19. Mealy状态机的输出仅仅是当前状态的函数，而Moore状态机的输出是当前状态和输入的函数。( )20. 进程可以返回多个参数，而函数只能返回一个参数。( )三. 设计题（每题10分，共20分）21. 根据以下VHDL程序代码画出由实体unknown和结构体netlist生成系统的连接图，并说明该系统实现什么功能（可以用真值表说明）。entity notgate
6、is port(a: in bit; x: out bit); end notgate; architecture behave of notgate is begin x= not a; end behave;entity nandgate is port(a,b: in bit; x: out bit); end nandgate; architecture behave of nandgate is begin x= not(a and b); end behave;entity unknown is port(EN, S: in bit; Y0, Y1: out bit); end u
7、nknown; architecture netlist of unknown is component notgate is port(a: in bit; x: out bit); end component; component andgate2 is port(a, b: in bit; x: out bit); end component; signal s_inv: bit;beging1: notgate port map (S, s_inv); g2: andgate2 port map (EN, s_inv, Y0); g3: andgate2 port map (EN, S
8、, Y1);end netlist;22. 阅读以下程序，然后回答问题。 library IEEE;use IEEE.std_logic_1164.all;entity test isport(a, b, c, d: in std_logic; Y1, Y2, Y3, Y4: out std_logic_vector(2 downto 0);end test;architecture behave of test isbegin process (a,b,c,d) begin if a=1 then Y1 = 001; elsif b=1 then Y2 = 010; elsif c=1 th
9、enY3 = 011; elsif d=1 then Y4 = 100; else Y1 = 111; Y2 = 111; Y3 = 111; Y4 = 111; end if; end process;end behave;假定Y1,Y2,Y3,Y4的初始值均为“000”。如果a=0, b=1, c=1, d=0, 那么程序执行后Y1,Y2, Y3,Y4的值分别为多少?四. 综合题（每题20分，共40分）23. 下图所示为7段数码管字形码位分配图，现有8个这样的数码管，假设SL2, SL1, SL0为这8个数码管的使能控制端口，当SL2, SL1, SL0为“000”时，最左边的数码管（第1个）点亮，当SL2, SL1, SL0为“001”时，第2个的数码管点亮，当SL2, SL1, SL0为“111”时，最右边的数码管（第8个）点亮，每次只有一位数码管被点亮，即8个数码管必须用动态扫描的方法来实现输出显示。用VHDL语言设计一个显示驱动电路，在8个数码管上同时显示学生本人学号的最后8个数字。 abcdefg24. 某通信接收机的同步信号为巴克码1110010，设计一个检测器，其输入为串行码a，输出为检测结果valid，当检测到巴克码时，valid输出1。 （百度答案）
