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1、第10章 组合逻辑电路,10.1组合逻辑电路的分析与设计,10.1.1组合逻辑电路的基本概念 在数字逻辑电路中，如果一个电路在任何时刻的输出状态只取决于该时刻的输入状态，而与电路的原有状态无关，则该电路称为组合逻辑电路。,结构特点： 组合电路由门电路组合而成，门电路是组成组合逻辑电路的基本单元。输入信号可以有1个或若干个，输出信号可以有1个也可以有多个。电路中没有记忆单元，输出到输入没有反馈连接。 功能特点： 电路在任何时刻的输出状态只取决于该时刻各输入状态的组合，而与电路的原状态无关，即无记忆功能。 组合逻辑电路的功能除逻辑函数式来描述外，还可以用真值表、卡诺图、逻辑图等方法进行描述。,10
2、.1.2 组合逻辑电路的分析,组合逻辑电路分析： 根据给定逻辑电路，找出输出变量与输入变量之间的逻辑关系，并确定电路的逻辑功能。组合逻辑电路的分析步骤如下。 1）由给定逻辑电路写出其输出逻辑函数表达式。 2)对输出逻辑表达式进行化简。 3)根据输出逻辑表达式列真值表。 4)说明逻辑电路的功能。,【例】分析图所示的组合逻辑电路。,（3)说明逻辑功能。由表可以看出：当A、B输入的状态不同时，输出Y=1；当A、B输入的状态相同时，输出Y=0。因此，图所示逻辑电路具有异或功能，为异或门。,10.1.2 组合逻辑电路的设计,组合逻辑电路的设计是根据给定的逻辑功能或逻辑要求，求得实现这个功能或要求的逻辑电
3、路。设计过程如下。 1）分析设计要求，列真值表。 2）根据真值表写出逻辑表达式。 3）化简逻辑表达式。 4）根据逻辑表达式画出逻辑电路图。,【例】用与非门设计举重裁判表决电路。设举重比赛有3个裁判，个主裁判和两个副裁判。杠铃完全举成功的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。 解（1)分析设计要求，设主裁判为变量A，副裁判分别为B和C。表示成功与否的灯为Y。裁判成功为1，不成功为0。 （2）根据逻辑要求列出真值表。三个输入变量，共有8种不同组合，真值表见表。,10.2 常用组合逻辑电路,10.2.1加法器 1 半
4、加器 两个一位二进制数相加运算称为半加，实现半加运算功能的电路称为半加器。 半加器的输入是加数A、被加数B，输出是本位和S、进位C，根据二进制数加法运算规则，其真值表如表所示。,根据表达式可以画出半加器的逻辑图，如图所示,图10-5 半加器逻辑图 a) 逻辑图 b）逻辑符号,2. 全加器 将两个多位二进制数相加时，除了将两个同位数相加外，还应加上来自相邻低位的进位，实现这种运算的电路称为全加器。 全加器具有三个输入端，A、B为被加数和加数，Ci-1是来自低位的进位输入，两个输出端，Ci是向高位的进位输出，Si是本位和输出。,3 多位加法器 能够实现多位二进制数加法运算的电路称为多位加法器，按照
5、相加的方式不同，又分为串行进位加法器和超前进位加法器。 （1）串行进位加法器 要进行多位数相加，最简单的方法是将多个全加器进行级联，称为串行进位加法器。如图所示是4位串行进位加法器，从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端，进位数串行传送。全加器的个数等于相加数的位数，最低位全加器的Ci-1端应接0。,串行进位加法器的优点 电路比较简单，缺点是运算速度比较慢。因为进位信号是串行传递，图中最后一位的进位输出C3要经过4位全加器传递之后才能形成。如果位数增加，传输延迟时间将更长，工作速度更慢。串行进位加法器常用在运算速度不高的场合，当要求运算速度
6、较高时，可采用超前进位加法器。,（2）超前进位加法器 为了提高速度，人们又设计了一种多位数快速进位(又称超前进位)的加法器。所谓快速 进位，是指在加法运算过程中，各级进位信号同时送到各位全加器的进位输入端，现在的集成加法器，大多采用这种方法。 CT74LS283是一种典型的快速进位的集成4位加法器；其逻辑符号如图所示。,4集成加法器的应用 一片CT74LS283只能进行4位二进制数的加法运算，将多片CT74LS283进行级联，就可扩展加法运算的位数。 【例】用CT74LS283组成的8位二进制数加法运算。 解：两个8位二进制数的加法运算需要用两片CT74LS283才能实现，连接电路如图所示。,
7、10.2.2 编码器,编码是将字母、数字、符号等信息编成一组二进制代码。完成编码工作的数字电路称为编码器。 1普通编码器 普通编码器的特点是不允许两个或两个以上的输入同时要求编码，即输入要求是相互排斥的。在对某一个输入进行编码时，不允许其他输入提出要求。如计算器中的编码器属于这一类，因此在使用计算器时，不允许同时键入两个量。下面以3位二进制编码器为例说明普通编码器的设计方法。,【例】设计一个能将I0、I1、I7 8个输入信号编成二进制代码输出的编码器。用与非门和非门实现。 解：（1）分析设计要求，列真值表 由题意可知，该编码器有8个输入端、3个输出端，是8线-3线编码器。设输入为高电平有效，当
8、8个输入变量中某一个为高电平时，表示对该输入信号编码。输出端Y2、Y1、Y0可得到相应的二进制代码。因此可列出真值表如表10-5所示。,（2）根据真值表写出表达式,（3）画逻辑图。根据式3-1可画出如图所示逻辑电路图。,2优先编码器,能识别这些请求信号的优先级别并进行编码的逻辑电路称为优先编码器。 优先编码器的特点 允许同时输入两个以上的编码信号。编码器给所有的输入信号规定了优先顺序，当多个输入信号同时有效时，优先编码器能够根据事先确定的优先顺序，只对其中优先级最高的一个有效输入信号进行编码。,（1）二-十进制优先编码器 图为10线-4线优先编码器 CT74LS147的逻辑符号图。又称为二-十
9、进制优先编码器。,（2）8线-3线二进制优先编码器 图为 8线-3线二进制优先编码器CT74LS148的逻辑符号。该编码器有8个编码信号输入端，3个编码输出端。,10.2.3 译码器 译码是编码的逆过程，其作用正好与编码相反。它将输入代码转换成特定的输出信号，即将每个代码的信息“翻译”出来。 在数字电路中，能够实现译码功能的逻辑部件称为译码器，译码器的种类有很多，常用的译码器有二进制译码器、二-十进制译码器、显示译码器等。 假设译码器有n个输入信号和N个输出信号，如果N2n，就称其为全译码器。,1.二进制译码器 二进制译码器就是将电路输入端的n位二进制码翻译成N2n个输出状态的电路，它属 于全
10、译码，也称为变量译码器。 【例】设计一个3位二进制代码译码器。 解：（1）分析设计要求，列出功能表 设输入3位二进制代码A2、A1、A0，共有8种不同组合。因此，有8个输出端，用Y0、Y1Y7表示，输出高电平1有效。因此可列出表10-8所示功能表。,（2)根据译码器的功能表写出输出逻辑函数式为,（3)画逻辑图 三位二进制译码器逻辑图,上述译码器输出为与门阵列，输出逻辑函数为输入信号的与运算，译码器输出高电平有效。,如将输出的与门换成与非门时，则输出为与非函数,这时译码器输出低电平有效。,常用的集成3线-8线译码器CT74LS138，表10-9为它的功能表，它的基本电路结构如图,CT74LS13
11、8输出逻辑表达式为,CT74LS138的逻辑符号,2.二-十进制译码器 二-十进制译码器(也称BCD码译码器)的逻辑功能就是将输入BCD的10个代码译成10个十进制输出信号。它以4位二进制码00001001代表09十进制数。,因此这种译码器应有4个输入端、l0个输出端。若译码结果为低电平有效，当输入一组数码，只有对应的一根输出线为0，其余为1，则表示译出该组数码对应的那个十进制数。,3. 数字显示译码器,能够显示数字、字母或符号的器件称为数字显示器，数字显示电路是许多数字设备不可缺少的部分。数字显示电路通常由译码器、驱动器和显示器等部分组成。 在数字电路中，数字量都是以一定的代码形式出现的，所
12、以这些数字量要先经过译码，才能送到数字显示器。这种能把数字量翻译成数字显示器所能识别的信号的译码器称为数字显示译码器,（1）七段数码显示器 七段数码显示器就是将7个发光二极管(加小数点为8个)按一定的方式排列起来，a、b、c、d、e、f、g和小数点DP各对应一个发光二极管，利用不同发光段的组合，显示不同的阿拉伯数字。其逻辑符号如图所示,按内部连接方式不同，七段数码显示器分为共阴极和共阳极两种，其接法如图所示。 对于共阴极型数码显示器，某字段为高电平时，该字段亮；对于共阳极型某字段为低电平时，该字段亮。所以两种显示器所接的译码器类型是不同的。,（2）七段显示译码器74LS47/48 七段显示译码
13、器的品种很多，功能各有差异，现以74LS47/48为例，分析说明显示译码器的功能和应用。,74LS47与74LS48的主要区别是输出有效电平不同，74LS47是输出低电平有效，可驱动共阳极LED数码管；74LS 48是输出高电平有效，可驱动共阴极LED数码管。,3. 译码器的应用 （1）用译码器实现组合逻辑函数 由于译码器输出是输入变量的全部或部分最小项，而任何一个逻辑函数都可以用最小项之和表达式来表示，因此，用变量译码器配以适当的门电路就可以实现组合逻辑函数。 当逻辑函数不是标准式时，应先变成标准式，而不是求最简表达式，这与用门电路进行组合设计是不同的。,解：（1）根据逻辑函数选译码器。由于
14、逻辑函数Y中有A、B、C三个变量，可选3线-8线译码器CT74LS138。 （2)将逻辑函数换成最小项表达式,3)令译码器A2=A，A1=B，A0=C，因为CT74LS138是低电平有效，所以将式变成与非-与非表达式,（2）译码器的扩展,利用译码器的使能端可以方便地扩展译码器的容量。将两片74LS138扩展为4线-16线译码器的电路如图所示。,（3）译码器实现数据分配功能 将一路输入数据分配到多路数据输出中的指定通道上的逻辑电路称为数据分配器，又称多路数据分配器。,四路数据分配器如图所示，其中D为一路数据输入，Y3Y0为四路数据输出，A1、A0为地址选择码输入。,1）将带有使能端的译码器改为数
15、据分配器 原则上任何带使能端的通用译码器均可作为数据分配器使用。将译码器的使能端作为数据输入端，二进制代码输入端作为地址输入端，则可以完成数据分配器的功能。 74LS138译码器有8个译码输出端，因此，可以用一片74LS138实现8路数据分配，其电路连接如图所示。,2）将没有使能端的译码器改为数据分配器 图所示为由4线-10线译码器74LS42构成的8路数据分配器，其4路地址线中，A0、A1、A2、A3作为地址码输入端，把最高位A3用作数据D输入,数据分配器在计算机中有广泛的应用，数据要传送到的最终地址以及传送的方式都可以通过数据分配器来实现。同时，数据分配器与数据选择器一起构成数据传送系统，
16、可实现多路数字信息的分时传送，达到减少传输线数的目的。,10.2.4 数据选择器,在数字系统尤其是计算机数字系统中，将多路数据进行远距离传送时，为了减少传输线的数目，往往是多个数据通道共用一条传输总线来传送信息。,能够根据地址选择码从多路输入数据中选择一路送到输出的电路称为数据选择器。它是一个多输入、单输出的组合逻辑电路，其功能与图10-24所示的单刀多掷开关相似。常用的数据选择器模块有2选l、4选l、8选1、16选l等多种类型。,14选1数据选择器 图为4选1数据选择器的逻辑图，图中D3D0为数据输入端，A1、A0为地址信号输入端，Y为数据输出端， 为使能端，又称选通端，输入低电平有效。,由图和功能表可写出输出逻辑函数式,图所示为8选1数据选择器CT74LS151的示意图，图中D7D0为数据输入端，A2A0为地址信号输入端，Y和 为互补数据输出端， 为使能端，输入低电平有效。,2 8选1数据选择器,3数据选择器的应用 （1）用数据选择器实现逻辑函数 由于数据选择器在输入数据全部为1时，输出为地址输
