数字信号处理技术及其应用 教学课件 ppt 作者 刘丽钧 2.8片内外围电路

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1、2.8 片内外围电路,通用I/O口 定时器 时钟发生器 主机接口 串行口 可编程存储器组切换模块 软件可编程等待状态发生器 前4种外设,所有的DSP都有,而且结构基本一致,我们主要介绍.,外设存储器映像寄存器: 对片内外设的操作是通过对片内外设的存储器映像寄存器来进行的。这些寄存器把数据传到外设,或从外设中读取数据。对寄存器的某些位进行操作,可以开放、禁止、初始化或动态配置片内外设。 外设寄存器映射在第0页,20h5Fh,共64字。寻址外设需要2个时钟周期.,以5410为例,其片内外设影射寄存器如下: 地址: 名称: 描述: 20h DRR20 McBSP0数据接收寄存器2 21h DRR10

2、 McBSP0数据接受寄存器1 22h DXR20 McBSP0数据发送寄存器2 23h DXR10 McBSP0数据发送寄存器1 24h TIM 定时器寄存器 25h PRD 定时器周期寄存器 26h TCR 定时器控制寄存器 ,一. 通用I/O引脚: 1、分支转移控制输入引脚BIO:用来监控外围设备的状态。 2、外部映像输出引脚XF:向外部设备发出信号。,二. 定时器:,1、定时寄存器: a、TIM:16位的定时寄存器,是一个减1计数器. b、PRD:16位的定时器周期寄存器,存放时间常数,工作时向定时器寄存器加载它的值。 c、TCR:16位的定时器控制寄存器,包含定时器的控制位和状态位。

3、,2、定时器操作: a、复位时,TCR的TSS=0,定时器启动工作,时钟信号LKOUT加到预定标计数器PSC中,PSC作减1操作,当PSC=0时,定时器分频系数TDDR自动加到PSC中。 b、当PSC=0时,令TIM作减1操作. c、TIM=0时,产生定时中断信号TINT,传送到CPU和定时器输出引脚。,CLKOUT PSC-1=0 TIM-1=0 TINT,TDDR,PRD,定时器操作过程:,对定时器初始化的步骤如下: (1)通过对TCR中的TSS位置,关闭定时器。 (2)加载PRD。 (3)重新加载TCR,使TDDR初始化;令TSS位为0,以接通CLKOUT;TRB位置1,以便TIM减到0

4、后重新加载定时器时间常数,这样就启动了定时器。 要开放定时中断,必须: (l)将IFR中的TINT位置1,清除所有的定时器中断。 (2)将IMR中的TINT位置1,开放定时中断。 (3)将STl中的INTM位置0,从整体上开放中断。,下面举例说明定时器初始化和开放定时中断的步骤: STM #0000h,SWWSR ;不插等待周期 STM #0010h,TCR ;TSS=1关定时器 STM #0100h,PRD ;加载周期寄存器(PRD) ;定时中断周期=CLKOUT(TDDR1)(PRD1)STM #0C20h,TCR ;定时分频系数TDDR初始化为0 ;TSS=0,启动定时器中断 ;TRB=

5、1,当TIM减到0后,重新加载PRD ;Soft=1,Free=1,定时器遇到断点后继续运行 STM #0008h,IFR ;清除尚未处理完的定时器中断 STM #0008,IMR ;开放定时器中断 RXBX INTM ;开放中断,三. 时钟发生器: 时钟发生器的时钟源由以下两种方式输入: 1)晶体振荡器,接在X1和X2之间; 2)将外部时钟信号接到X2引脚,X1悬空。 时钟发生器包括一个内部的振荡器和一个锁相环(PLL)电路。 锁相环电路具有频率放大和信号提纯的功能。外部时钟频率低于CPU的频率,这样可以降低因高速开关时钟所造成的高频噪声。 目前,54x有两种锁相环电路:硬件设置和软件可编程

6、锁相电路。 当不使用PLL时,CPU的时钟频率等于晶体振荡频率或外部时钟频率的一半。,硬件配置的锁相环电路PLL: CPU的时钟频率等于外部时钟源或内部振荡器频率乘以/除以系数N。 时钟工作模式由CLKMD1、CLKMD2、CLKMD3引脚确定。见表2-28。 软件可编程PLL: 1)PLL(倍频)模式:输入时钟乘以从0.25至15共31档比例系数之一; 2)分频模式:输入时钟2分频或4分频。,主机接口(HPI): HPI是一个8位并行口,用来连接与主机设备或主处理器接口。54x和主处理器及主设备都可以访问54x的片内存储器,并通过它进行信息交换。HPI能自动地将外部接口传来的连续的8位数据组合成16位数后传送给C54x。 主机是HPI的主控者,HPI作为外设与主机相连接。,HPI有两种工作方式: 1)共用寻址方式(SAM):主机和C54x都可以寻址(访问)HPI存储器。冲突时,主机有优先权,54x等待一个周期。 2)仅主机寻址方式(HOM):仅仅主机可寻址HPI存储器,而C54x处于空闲状态(最小功耗)。,

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