《微型计算机接口及控制技术 教学课件 ppt 作者 古辉 第6章 存储器接口》由会员分享，可在线阅读，更多相关《微型计算机接口及控制技术 教学课件 ppt 作者 古辉 第6章 存储器接口（42页珍藏版）》请在金锄头文库上搜索。
1、1,第六章 内存储器接口,微机接口技术,浙江工业大学信息学院 古辉 ,2,第六章 存储器接口,第六章 内存储器接口 6.1 内存储器接口的概念 6.2 80x86微处理器的三种工作模式 6.3 半导体存储器 6.4 存储器接口技术 6.5 主存储器接口 6.6 高速缓冲存储器接口,3,6.1 内存储器接口的概念,从CPU的角度看，内存储器也是一种外部设备。 占地址最多、被CPU访问最频繁； CPU要访问内存储器，也要通过接口来实现内存储器接口 通常将存储器分为高速缓冲存储器、主存储器和外存储器三级。图6.1给出了三级存储器示意图。,4,6.2 80x86微处理器的三种工作模式,三种工作模式 实
2、地址模式、保护模式和仿86模式。 实地址模式是指80286以上的CPU采用8086/8088的工作方式。 在保护模式下，系统工作在多任务情况下，对每一个任务的读写首先要满足保护规则，然后才能进行寻址，否则产生中断以告警。 仿86模式是386以上CPU在保护模式下模仿8086/8088工作。它与实模式的区别在于，实地址模式是单任务的，而仿86模式是多任务的，它可同时执行几个8086/8088应用程序也可同时执行386应用程序。同时，它还具有386全部保护功能。,5,6.2 80x86微处理器的三种工作模式,实地址模式 可以执行8086/8088指令集（兼容）； 增加了一些指令，目的在于增强性能(
3、不兼容)； 增加或增强了一些寄存器； 与8086/8088在实模式下有相同的I/O空间，386的I/O空间为64KB，0000HFFFFH。前256字节I/O地址空间(00FFH)称为第0页。这些端口地址可以直接被I/O指令所访问。,6,6.2 80x86微处理器的三种工作模式,保护模式 对80286以上的CPU来说，实模式是在模仿8086/8088工作，只有在保护模式下，利用其全部的地址线参与寻址，满足多用户、多任务操作系统的要求，才能充分发挥出它的高性能。 在保护模式下有4个新寄存器：全局描述符表寄存器GDTR(48位)、局部描述符表寄存器LDTR(16位)、中断描述符表寄存器IDTR(4
4、8位)和任务寄存器TR(16位)。 原有的EAX、EBX、ESP等扩展为32位，标志寄存器EFLAG有了更多的定义位，控制寄存器CR0CR3定义了实际的功能。,7,6.2 80x86微处理器的三种工作模式,描述符表和描述符寄存器在寻址过程中的作用 描述符表 在RAM内存中设置的一个存有很多描述符的区间，用来描述一段内存基地址及访问权限。 CPU在保护模式下的寻址是通过描述符和对应的偏置来完成的。 两种描述符表 局部描述符表LDT(1个)，存有针对某一任务的一系列描述符; 全局描述符表GDT (多个) ，存有一般的全局寻址描述符外、还存有所有任务局部描述符表LDT所在的内存基地址、表长度和访问权
5、限。,8,6.2 80x86微处理器的三种工作模式,描述符寄存器 指明对应描述符表的所在内存地址。 两种描述符表寄存器 全局描述符表寄存器GDTR存放着系统GDT表与内存中的基地址和表的总长。 局部描述符寄存器(16位)是一个选择符，在针对某一任务进行寻址时，它实际上是作为GDT基地址(存于GDTR中)的一个偏置，该位置存放着一个8字节描述符，该描述符中保存有本次任务的局部描述符表LDT的首地址和表长度。,9,6.2 80x86微处理器的三种工作模式,10,11,6.2 80x86微处理器的三种工作模式,存储器分页管理原理及虚拟内存 当控制寄存器CR0的PG位被置成1后，其寻址方式就进入分页管
6、理，这时CPU将32位地址线所管理的4GB线性地址空间分成1048576个页面，每个页面占用4KB。 这样做的目的主要是为了采用虚拟内存技术，也就是说把硬盘空间当作一部分内存来使用，从用户角度来看，系统内存空间比系统实际RAM空间大得多。像现在的Windows和OS/2操作系统都采用了基于分页管理的虚拟内存技术。 在任何时刻，所有的存储页面只有一部分被设在实际存储器内，当CPU运行某一任务，要存取某一页面，发现该页面不在内存中，则会产生中断，把所需页面调回内存，而内存原先页面先回存硬盘。,12,6.2 80x86微处理器的三种工作模式,13,6.2 80x86微处理器的三种工作模式,保护模式下
7、的寻址空间 386有32根地址线因此物理上可寻址2324GB。 但根据前述的寻址原理、逻辑地址由段寄存器(如cs)和逻辑偏移量(如EIP)组成。段寄存器有16位，其中有效寻址位是高14位而逻辑偏移量有32位组成。故每个任务所拥有的逻辑地址空间为232214246，即64TB。由于386可支持多任务，因而对多任务来讲，386的逻辑地址空间几乎是无上限的。,14,6.2 80x86微处理器的三种工作模式,其他寄存器简介 中断描述符表寄存器(IDTR) IDTR主要用于CPU中断管理。 它在内存中定义了一个中断描述符表IDT，表中的描述符称中断描述符。通过它们，使微处理器控制权可转交给中断服务程序或
8、异常服务程序。 IDTR寄存器有46位。分两部分，即基地址(32位)，表长度(16位)，基地址可以是4GB地址空间中的任意一个地址，表长最大可为64KB，但由于386只有256个中断、故只需256个中断描述符。 中断描述符也称中断门，它为8个字节，包括属性和中断服务程序的入口地址。,15,6.2 80x86微处理器的三种工作模式,任务寄存器 主要用于任务切换功能。 与LDTR相似，任务寄存器的内容也是一个选择符，它间接指示出一个任务的任务状态段TSS。 每一个任务都有一个任务状态段TSS任务状态段中保留有与这个任务相关的外部环境和内部数据。 在全局描述符表GDT中保留有每个任务的TSS描述符，
9、而TSS描述符则包括了对应TSS的基地址和表长。通过任务寄存器和当前的GDTR可选择一个TSS描述符。 任务寄存器中装有当前任务的选择符，任务切换时，任务寄存器装入新的任务选择符。,16,6.2 80x86微处理器的三种工作模式,仿86模式 仿86模式是386以上CPU在保护模式下模仿8086/8088工作； 区别在于：实模式是单任务的，而仿86模式是多任务的，它还具有386全部保护功能。 在仿86模式，CPU对存储器的寻址是不用描述符的，与实模式相同，即将段寄存器内容左移4位与偏移量一起生成21位线性地址。 仿86模式采用与保护模式相同的分页功能，可以覆盖整个4GB范围。 32位线性地址缓冲
10、器中，高11位恒定为0，低21位对应着每个任务的1MB+64KB地址空间； CR3寄存器则负责控制每次任务的起始地址，如下图所示，真正形成的物理地址仍然是32位的。,17,6.2 80x86微处理器的三种工作模式,18,6.2 80x86微处理器的三种工作模式,三种模式之间的切换,三种模式之间的切换示意图,19,6.3 半导体存储器,二、半导体存储器 按制造工艺分类 双极型：存取速度高，集成度较低、功耗较大、价格较高，一般用作高速缓冲存储器； MOS型：功耗低、价格低、集成度高，普遍用来作为主存储器。 按存取方式分类 随机存取存储器RAM 只读存储器ROM 半导体存储器的主要性能指标 存储容量
11、 存取时间 功耗 可靠性,20,6.3 半导体存储器,三、存储芯片的组成,21,6.4 存储器接口技术,一、接口设计中应考虑的几个内容 1.存储器与CPU之间的时序 时序配合是整个计算机系统可靠工作的关键。 采用“等待申请” 信号匹配CPU与不同存储器的速度。,22,6.4 存储器接口技术,2.CPU总线负载能力。 小型系统，MOS存储器可与CPU直接相连； 较大系统，CPU与存储器之间加缓冲器或驱动器。 3.存储芯片的选取。 存取速度； 存取容量； 芯片价格；,23,6.4 存储器接口技术,二、存储器地址译码方法 1. 线选法：特点是，存储容量不大，芯片少，可用一根地址线选通一块存储芯片，但
12、存在地址可能重叠和地址分布不连续的情况(P118-119)。,24,6.4 存储器接口技术,2.全译码法：低位地址线与存储器直接相连，高位地址线通过译码器作为片选信号，保证了地址分布连续且唯一(P119)。,25,6.4 存储器接口技术,3.部分译码法：选用部分高位地址线，经译码后作为片选信号。存在地址重叠的问题(P119-120)。,26,6.4 存储器接口技术,4.混合译码法：线选法与部分译码法相结合的方法。存在地址重叠和地址分布不连续的问题(P120).,27,6.4 存储器接口技术,三、地址译码电路的设计 例1：某微机系统地址总线16位，存储容量16KB，ROM和RAM各占8KB。RO
13、M区采用2KB的EPROM芯片，RAM采用1KB的静态RAM芯片。 设计如下： 1.寻址空间：可寻址216=64KB，最低16KB存储空间的地址分布为： 0000H1FFFH(EPROM) 2000H3FFFH(RAM),28,6.4 存储器接口技术,29,6.4 存储器接口技术,2.译码方法：EPROM芯片容量为2KB，需11位地址；RAM芯片为1KB，只需10位地址。有两种译码方法： 用两个单独译码电路分别产生片选信号； 先按芯片容量大的进行一次译码，一部分输出作为大容量芯片的片选信号，另一部分输出则与其他相关地址一起进行二次译码，产生小容量芯片的片选信号。 本例采用第二种方法，地址位图如
14、图6.9P122。,30,6.4 存储器接口技术,31,6.4 存储器接口技术,3.译码电路：,32,6.4 存储器接口技术,四、存储器与控制总线、数据总线的连接 1.存储器与控制总线的连接 一般地，与存储器连接的控制信号有片选+读+写信号；但对ROM芯片只有读操作，所以片选和读操作可用同一引脚CS。 2.存储器与数据总线的连接 字节是数据的基本单位，所以内存以位为一个存储单元，对应一个存储地址。当用字长不足位的芯片构成内存储器时，必须用多片构成8位字长的存储单元。,33,6.5 主存储器接口,一、EPROM与CPU的接口 以Intel2716芯片与位CPU的连接为例(P124-125)：,3
15、4,6.5 主存储器接口,二、SRAM与CPU的接口 以Intel2114芯片与位CPU的连接为例(P125-127)：,35,6.5 主存储器接口,三、DRAM与CPU的接口 DRAM控制器：将CPU信号变换成DRAM所需的信号，并实现刷新控制，简化了接口(P129)。,36,6.5 主存储器接口,DRAM控制器8203(P130)：,37,6.5 主存储器接口,Intel的DRAM2164芯片与8086CPU连接(P131-132)：,锁存器(读),收发器(写),38,6.6 高速缓冲存储器接口,在引如高速缓冲存储器的系统中，内存由两级存储器构成： 高速静态RAM组成的小容量存储器(Cac
16、he)。 廉价的DRAM组成的大容量存储器。 Cache中存放的是当前使用最多的程序代码和数据。,39,6.6 高速缓冲存储器接口,一、地址映象方式 地址映象，指信息在主存中的存放位置与在高速缓冲存储器中存放位置的对应关系。 全相联映象方式：主存的每一个页面都映象到Cache中的任何一个页面位置。该方法实用较困难。 直接映象方式：该方法将Cache存储单元划分成固定的页；主存先划为段，段中再划为与Cache相同的页。不同段中页号相同的内容只有一个能复制到Cache中。该方法的缺点是不够灵活。 分组相联映象方式：是全相联映象方式与直接映象方式的结合。它将高速缓存分成若干个组，每组包含若干个页面，组内采用直接映象，而组间采用全相联映象，从而允许不同段中相同页号的内容能存放在高速缓存内不同的组中。,40,6.6 高速缓冲存储器接口,二、地址索引机构 将主存中内容复制到高速缓冲存储器中去的同时，必须将该页的页地址或所在段的段地址写入地址索引机构中相应的存储单元。 地址索引机构一般采用按内容存取的相联存储器(CAM)实现，它
