《微机原理与接口技术 教学课件 ppt 作者 何珍祥 第2章 典型微处理器》由会员分享，可在线阅读，更多相关《微机原理与接口技术 教学课件 ppt 作者 何珍祥 第2章 典型微处理器（60页珍藏版）》请在金锄头文库上搜索。
1、本章教学重点和难点： 8086 CPU内部寄存器结构、总线工作周期、存储器组织。 8086 CPU的引脚功能与最小/最大工作模式。 80286、80386、80486以及Pentium等微处理器的特点及工作方式。,第2章 典型微处理器,本章教学内容： 2.1 8086 CPU内部结构 （内部寄存器、总线工作周期、存储器组织） 2.2 8086 CPU的引脚功能与工作模式 （引脚信号与最小/最大模式） 2.3 80X86/Pentium系列CPU技术发展 （80286、80386、80486及Pentium等微处理器的特点及工作方式）,2.1 8086 CPU内部结构 Intel8086 CPU
2、是Intel公司于1978年推出的第一个16位芯片： 20条地址线，直接寻址能力达到1MB， 16条数据总线，内部总线和ALU均为16位，可进行8位和16位操作。 有丰富的指令系统，采用多级中断技术、多重寻址方式。,2.1.1 8086 CPU的内部功能结构 8086 CPU内部由两大独立的功能部件组成： 总线接口部件BIU（Bus Interface Unit）：完成从主存中预取后继指令的工作，使指令的读取与执行可以部分重叠。 执行部件EU（Execute Unit）：执行指令。,Intel 8086 CPU内部结构如图2-1所示。,1.EU的主要任务是执行指令，主要功能是： （1）从指令队
3、列中取出指令代码，通过EU控制系统将指令译码成微控信号，发出相应的控制操作命令给各功能部件。 （2）通过ALU对操作数进行算术、逻辑运算，将运算结果通过内部总线传送到指定的寄存器，并根据运算结果设置标志寄存器中相应的标志位。 （3）EU本身并不直接与系统总线连接。当CPU需要和系统总线交换数据时，EU可向BIU发出命令并提供数据的有效地址给BIU，由BIU控制CPU与外部的数据交换。,2. 总线接口部件BLU（Bus Interface Unit） 主要任务是提供系统总线控制信号，完成CPU与存储器，CPU与I/O端口之间的信息传递。 BIU的主要功能是： （1）根据指令指针寄存器IP的值，从
4、主存中按顺序取出指令送到指令队列中排队。 （2）完成CPU与主存储器或I/O端口之间的数据交换。 （3）能将段寄存器中的内容与偏移量的值相加生成20位物理地址。EU和BIU是两个相对独立的功能部件，6字节的指令队列可以使8086 CPU具有基本的流水线操作功能。,2.1.2 8086 CPU的寄存器结构 在8086 CPU的指令中用户可用到的寄存器有通用寄存器、标志寄存器、段寄存器和指令指针寄存器，如下图所示。,8086微处理器的内部结构框图,M或I/O,1. 通用寄存器 EU的8个16位通用寄存器分为两组，如图2-2(a)所示。 (1)通用数据寄存器： 4个16位寄存器AX、BX、CX、DX
5、，分成8个8位寄存器AH、AL、BH、BL、CH、CL、DH、DL，用来存放8位的数据。 其中任何一个都可以用来存放参与运算的数据或运算结果。可将4个寄存器分别称为累加器AX、基址寄存器BX、计数寄存器CX和数据寄存器DX。,（2）地址指针寄存器 地址指针寄存器有4个16位寄存器： 堆栈指针寄存器SP（Stack Pointer） 基址指针寄存器BP（Base Pointer） 源变址寄存器SI（Source Pointer） 目的变址寄存器DI（Destination Pointer）,2. 段寄存器 8086中有4个16位的段寄存器： （1）代码段寄存器CS（Code Segment）:表
6、示当前使用指令代码可以从该段寄存器指定的存储器段中取得，相应的偏移量由IP提供。 （2）数据段寄存器DS（Data Segment）：指出当前程序使用的数据所存放段的基址。 （3）堆栈段寄存器SS（Stack Segment）：存放堆栈段的段基址。 （4）附加数据段寄存器ES（Extra Segment）：在串操作指令，用于存放目的串数据的段起始地址。其它情况下可存第二个数据段段基址。,3. 标志寄存器 16位的寄存器，用来存放运算结果中的状态标志位和微处理器操作的控制标志。如图2-3所示。,4. 指令指针寄存器IP（Instruction Pointer） 是16位寄存器，用来存放程序将要执
7、行的下一条指令的地址偏移值，和CS一起形成了下一条指令的物理地址（CS:IP）。 总线部件可对IP的值进行自动修改，使IP的值在整个程序执行过程中始终指向下一条要执行的指令，以保证程序指令的连续执行。当遇到转移、中断调用指令时，可由程序修改CS及IP的值，使程序能从指定的地址重新开始执行。,2.1.3 8086总线工作周期 一个时钟周期（Clock Cycle）：一个时钟脉冲CLK时间。 时钟周期由计算机的主频决定，是CPU的定时基准。 一个基本的总线周期有4个时钟T1T2T3T4图2-4 典型的8086总线周期。 总线周期（Bus Cycle）： CPU从存储器或外设存取一个字或一个字节所需
8、的时间。,第一个时钟周期T1期间由CPU输出地址，在随后的3个T周期（T2、T3、T4）期间用以传送数据。在T4周期后，总线将进行另一次操作，开始下一个总线周期。 空闲周期Ti：一个总线周期后不立即执行下一个总线周期，即总线上无数据传输操作，系统总线处于空闲状态。 等待周期TW：当一些慢速设备在3个T周期内无法完成数据读写时，会造成系统读写错误。允许在T3和T4之间插入TW。,2.1.4 存储器组织 1. 存储器地址空间和数据存储结构 （1）物理存储器和地址空间 物理存储器：指实际存在的具体的存储器芯片。存储器地址空间是指存储器地址的范围，也称为寻址空间。 地址空间：大小和物理存储器的大小并不
9、一定相等。 例如：对于386档次以上的微机，其地址总线为32位，因此地址空间可达232=4GB。但实际上所配置的物理存储器远小于地址空间所确定的范围。,（2）8086存储器的组织及寻址 8086的存储器是以字节为单位组织的。 8086 CPU有20根地址总线，可直接寻址的存储器单元数为1MB，每个字节用唯一的一个地址标识，地址的范围：为00000HFFFFFH。,8086系统的1MB存储空间虽然按照字节编址。 字节数据（BYTE）：对应存储器地址可以是偶地址（最低地址为0），也可以是奇地址（最低地址位为1）。 字数据（WORD）：存放在两个连续的字节单元中，高8位在高地址字节，低8位在低地址字
10、节，并规定将低字节的地址作为该字的地址；若该字位于偶地址，称为规则字，否则称为非规则字。 双字数据（Double Word）：占用4个连续字节单元，高16位在高地址，低16位在低地址字。并规定最低字节地址为双字的地址。若存放的是主存地址，则段基址在高地址，段内偏移量在低地址。,如图2-5所示为8086系统的存储器结构。 高位字节或奇地址块：和数据总线D15D8相连的块全部由奇地址单元组成，利用信号低电平做为此块的选择信号； 低位字节块或偶地址块：和数据总线D7D0相连，由偶地址单元组成，利用地址线A0=0（低电平）作为此块的选择信号。 表2-1给出与A0相配合可能进行的操作。,规则字：存取可在
11、一个总线周期完成。由于地址线A19A1是同时连接在两个块上的，因此只要和A0信号同时有效，对字的存取所需的和A0信号是由字操作指令给出的。 非规则字：存取两个总线周期才能完成。在第一个总线周期中，CPU存取数据（高位字节）时是在奇地址块中，因此A0=1，BEH*=0。然后再将存储器地址加1，使A0=0，选中偶地址块；在第二个总线周期中，存取数据低位字节，此时A0=0，BEH*=1。,2. 存储器的分段结构和物理地址的形成 （1）存储器的分段结构 利用16位的寄存器实现20位地址寻址： 8086存储器采用分段管理，将1MB的存储空间分为若干个逻辑段，每个逻辑段长度64KB，段起始地址（段基地址）
12、的低4位为0，指令和数据的寻址，都只能在划定的64KB范围内进行。 逻辑段之间可以是连续的、分开的、部分重叠或完全重叠的。一个程序可使用一个或多个逻辑段。 逻辑地址：某个存储单元相对其所在段起始位置的偏移字节数，或称为偏移量。它是一个16位的地址，根据指令的不同，它可以来自于CPU中不同的16位寄存器（IP、SP、BP、SI、DI、BX等）。,（2）物理地址的形成 CPU寻址时，由专门的地址加法器完成。 方法：段的起始地址左移4位后，与16位偏移地址相加，从而形成20位的物理地址。 例如，段基址为6832H，偏移地址为1280H，则其物理地址为6832H16+1280H=695A0H。,2.2
13、 8086 CPU的引脚功能与工作模式 2.2.1 工作模式 最小模式：由8086单一微处理器构成的小系统。8086 CPU直接产生系统所需的全部控制信号。 特点是总线控制逻辑直接由8086 CPU产生和控制。 最大模式：实现多处理机系统，8086 CPU不直接提供用于存储器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为3个状态位输出，由总线控制器8288对状态信息进行译码产生相应控制信号。 特点是总线控制逻辑由总线控制器8288产生和控制，即8288将主处理器的状态和信号转换成系统总线命令和控制信号。,2.2.2 8086的引脚信号和功能 8086微处理器芯片为DIP
14、封装芯片，有40个引脚，使用+5V电源供电。 时钟频率有3种：5MHz（8086）、8MHz（8086-1）、10MHz（8086-2）。8086CPU的数据总线为16位，一次可以传输16位数据信息，因此是16位微处理器。其引脚信号如图2-7所示，括号内为最大模式时的引脚名。 8086 CPU的对外结构就是3组总线，按功能可以分为4部分：地址总线、数据总线、控制总线以及其它（时钟与电源）信号线。,+5v/接地,1. 两种工作模式下公用的引脚信号 按功能可分为：电源，地址/数据，状态类和控制类。 （1）地址总线和数据总线（AD15AD0、A19/S6A16/S3、/S7） （2）控制总线 （3）
15、其他信号： CLK时钟引脚， VCC电源引脚，要求接正电压（+5V0.5V）， GND地线引脚，8086有两条地线。,2. 两种模式下含义不同的引脚信号 （1）最小模式引脚信号 MN/引脚接+5V时，CPU处于最小模式工作模式： 中断响应信号（输出） ALE地址锁存允许信号（输出） 数据允许信号（输出、三态） DT/数据发送/接受信号（输出、三态） M/存储器/输入、输出控制信号（输出） 写信号（输出） HOLD总线保持请求信号（输入） HLDA总线保持响应信号（输出）,（2）最大模式下的引脚信号 8086 CPU的MN/引脚接地，系统最大工作模式。 总线周期状态信号（三态、输出） QS1、Q
16、S0指令队列状态信号（输出） 总线请求信号/总线请求响应信号（双向） 总线封锁信号（输出、三态）,2.2.3 8086 CPU的时序 1. 系统的复位和启动,2. 最小模式系统总线周期时序 （1）读/写总线周期 读/写总线周期指CPU通过外部总线完成从存储器或外设端口读/写一次数据所需要的时钟周期。 8086 CPU读/写总线周期时序如下图所示。,(a)最小模式下8086总线读操作时序图,在下降沿将地址锁存在8282,有效,地址指向内存单元,CPU接收8286发送的数据,(b)最小模式下8086总线写操作时序图,（2）总线保持 总线保持：在最小模式系统中，如果CPU以外的其他模块（如DMA控制器）需要占用总线，就会向CPU提出请求。CPU接受到请求后，如果同意让出总线控制权，就会向请求模块发出响应信号，由请求模块占用总线，请求模块使用完总线后再将总线控制权还给CPU。8086 CPU为此专门设置了
