《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-5 第5章 组合逻辑电路》由会员分享，可在线阅读，更多相关《数字电子技术基础 教学课件 ppt 作者 陈文楷 主编chapter-5 第5章 组合逻辑电路（107页珍藏版）》请在金锄头文库上搜索。
1、第5章 组合逻辑电路的分析和设计 Combinational Logic Circuit,本章主要内容,1.MSI的应用 2.组合逻辑电路的分析方法 3.组合逻辑电路的设计方法 4.组合逻辑电路： .全加器、加法器/减法器；.等值比较器/数值比较器； .译码器/多路分配器； .奇偶校验发生器/奇偶校验 器； .多路选择器； .优先编码器；,Sec4.1 概述(Summarize),1.逻辑电路的分类(Logic circuit Categorize) .组合逻辑电路(Combination Logic circuit)； 什么是组合逻辑电路？概括地说：在组合逻辑电路中，任意时刻的输出仅仅取决于
2、该时刻的输入，与电路原来的状态无关。 .时序逻辑电路(Sequence Logic Circuit)； .状态机(State Machine)；,2.组合逻辑电路的概念 (The concept of combinational Logic circuit),组合逻 辑电路,Xi1 Xi2 Xim,YO1 YO2 YOn,3.Features of Combination circuits,.组和逻辑电路可以 是多输入（m个）多输出（n个）逻辑电路； .输入变量只有“0”、“1”两种状态，因此m个输入变量有2m种输入组和状态； .,Sec4.2 组和逻辑电路的分析方法 (Combination
3、al Logic Circuit Analysis Method),1.分析的目的: 找出逻辑电路的功能（Finding the function of the Logic circuit ）. 2. 分析的步骤: .根据逻辑图，写出输出端逻辑关系表达式； .化简此逻辑函数成最简表达式； .列出真值表，把各组输入状态下的输出状态求出； .写出逻辑真值表，得到逻辑功能的说明。,3.分析方法举例 (The Example of Analysis Method),.多数表决电路：( Digital Lecture-2 p.3 ) .半加器：（ Digital Lecture-2 p.4）,.组和逻辑
4、电路的分析方法 (Combination Logic analysis methods) Example-1,A B C,P1,P3,P2,F=AB+BC+AC,.有进位的半加器 (Half adder with Carry bit) Example-2,S=AB,A B,S C,P1,P2,P3,S C,A,B,C=AB,半加器(Half Adder),加法器的逻辑符号,S=AB,C=AB,Sum carry,Sec4.3 组和逻辑电路的设计方法 ( Design Method of combination Logic circuit),1.设计步骤(Design Step)： .建立描述逻
5、辑问题的真值表； .分析题目所给的条件； .找出问题的条件与目的及其因果关系； .确定输入、输出变量； .列出真值表； .由真值表写出逻辑函数表达式；(用最小项积之和的形式。) 对输出逻辑函数进行化简。 画出逻辑电路图。,2.设计例,.设计一个逻辑电路能实现两个4位二进制数的等值比较。 .设计一个逻辑电路能实现两个4位二进制加法。,2.设计例,.设计一个逻辑电路能实现两个4位二进制数的等值比较。 解：分析 .建立描述逻辑问题的真值表； .由真值表写出逻辑函数式； .化简逻辑函数式； .用NAND门实现4位同电路；,4_bits Binary数的等值比较,Ai Bi,A =B,A0 B0 A1
6、B1 A2 B2 A3 B3,L=,（A0B0)(A1 B1)(A2B2)(A3B3),2.设计例,.设计一个逻辑电路，能实现两个4位二进制加法。 思路： 分析4_bit Binary 数加法原理 设计1位全加器 设计4位加法器,.分析4_bit Binary 数加法原理 .无进位输出全加器-Full Adder (carry-less Output),Full Adder Symbol,Ai Bi C in,Ai,Bi,Ci-1,无进位输出全加器,全加器概念,全加器符号,3.有进位输出全加器 Full Adder circuit (with carry Output)-1,AiBiCi-1,
7、( AiBi)Ci-1+AiBi,-full_add.vhd -Full adder ：adds two bits, a and b, plus input carry -to yield sum bit and output carry. LIBRARY ieee ； USE ieee.std_logic_1164.ALL； ENTITY full_add IS PORT( a, b, c_in ：IN STD_LOGIC； c_out，sum ：OUT STD_LOGIC)； END full_add； ARCHITECTURE adder OF full_add IS BEGIN c_o
8、ut （a xor b） and c_in）or （a and b）； sum （a xor b） xor c_in； END adder；,Full Adder circuit (with carry Output)-,全加器的其它形式 Full Adder (other type)2 refer to:Lecture-0.p.24,半加器,半加器,AiBi,( AiBi)Ci-1,(AiBi)Ci-1,Co=( AiBi) Ci-1 +AiBi,进位输入Ci-1,进位输出Co,Co,和输出=,4. 全加器的应用4 bit 加法器 (Full Adder Application),A 4-b
9、it parallel adder,A B Ci Co S,A B Ci Co S,A B Ci Co S,A B Ci Co S,A4 B4,A3 B3,A2 B2,A1 B1,C0,C4,S4,S3,S2,S1,LSB,MSB,5. 进位超前的加法器 (a carry- look ahead adder),改进型全加器(Improved type Full Adder)： 进位超前的加法器(a carry- look ahead adder)：,全加器：Si =AiBiC i1 Cio = AiBi + (Ai+Bi) C i1 = AiC i1 + BiC i1 +AiBi,改进型全加器
10、 （Improved type）Full Adder-3 D.D.P.219,( AiBi) Cin,AiBi+AiCin+BiCin,Ai,Bi,Cin,2. 超前进位加法器 基本原理：加到第i位 的进位输入信号是两 个加数第i位以前各位 （0 i-1）的函数， 可在相加前由A,B两数确定。 优点：快，每1位的和 及最后的进位基本同时产生。 缺点：电路复杂。,74LS283,xor,C0,C2,C1,超前进位加法器推导,4-bits Full Adder with fast carry,74xx83;74C283,4008,4位串行进位加法器的VHDL分层设计例. VHDL分层设计的顶层文件
11、是全加器元件（component），它被多次 调用。结合图5.4.11的图形文件共同完成4位串行进位加法器的设计， 图5.4.11说明VHDL分层设计的概念。 这种设计方法是在图形编辑窗口(Schematic capture)完成的。 下面的VHDL文件中全加器代表一个元件的例示电路。,设计体系的顶层文件要有元件说明语句（Component declaration statement）； 元件例示语句（component instantiation statement)为全加器每个元件的示例 。 设计实体使用元件调用语句的一般形式是: ENTITY entity_name IS Port (i
12、nput and output definitions)； END entity_name； ARCHITECTURE arch_name OF entity_name IS Component declaration(s)；元件说明 Signal declaration(s)； 信号说明 BEGIN Component instantiation(s)；元件例示 Other statement； 其他语句 END arch_name；,使用全加器元件例示语句的4位串行进位加法器VHDL文件如下： -add4rip_carry. vhd -4-bit ripple adder, using 4
13、 instances of the component -component full_add LIBRARY ieee； USE ieee.std_logic_1164.ALL； ENTITY add4 rip_carry IS PORT( C0 ：IN STD_LOGIC； a, b ：IN STD_LOGIC_VECTOR（4 downto 1）； c4 ：OUT STD_LOGIC； sum ：OUT STD_LOGIC_VECTOR（4 downto 1）)； END add4 rip_carry； ARCHITECTURE adder OF add4 rip_carry IS -component declaration 元件说明 COMPONENT full_add 文件中全加器的定义 PORT( a, b, c_in ：IN STD_LOGIC； 元件文件中的 c_out，sum ：OUT STD_LOGIC)； ports必须相同 END COMPONENT；,-Define a signal for internal carry bits 信号说明 SIGNAL c ：STD_LOGIC_VECTOR（4
