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1、1,第七章 存储器,学习目标 了解主存储器的基本结构与存储原理 了解静态RAM与动态RAM的基本存储单元 了解存储器的容量扩展及应用 了解只读存储器的存储原理、类型及应用 了解闪速存储器的存储基本原理,2,存储器（Memory） 存储器是数字电路的重要组成部分，计算机的程序和处理的数据，都存放在存储器中，人们常用的数码电子器件，都离不开存储器件的支持。随着科学技术的不断发展，人们对数字电路存储器容量的要求也越来越大，而计算技术、集成技术的高度发展，也为大容量、高速度存储器的出现提供了必要的条件。,3,第七章 存储器,7.1 存储器的构成及分类 7.1.1 存储器的构成 7.1.2 存储器的分类
2、 7.2 随机读取存储器 7.2.1 静态存储器 7.2.2 动态存储器 7.2.3 主存储器的组织 7.3 只读存储器和闪速存储器 7.3.1 只读存储器 7.3.2 闪速存储器,4,7.1存储器的构成及分类,7.1.1 存储器的构成 半导体器件和磁性材料是目前主要的存储介质。例如，计算机软盘、硬盘属于磁性介质存储器件，闪存、U盘属于半导体存储器件。 一个CMOS晶体管或磁性材料的存储元，均可以存储一位基本的二进制代码。,5,7.1.2 存储器的分类, 按存储介质分类。存储介质主要是半导体元器件和磁性材料。, 按存取方式分类。随机存储器，如半导体存储器； 顺序存储器。如磁带存储。, 按存储器
3、的读写功能分类。只读存储器（ROM）； 随机读写存储器（RAM）。, 按信息的可保存性分类。 断电后信息立即消失的存储器，称为非永久记忆的存储器。 断电后仍能保存信息的存储器，称为永久性记忆的存储器。,6,7.2 随机读取存储器,随机读写存储器有静态存储器（SRAM）和动态存储器（DRAM）两种，区别在于是否长时间保存信息。 静利存储器用类似双稳态触发器来保存信息，只要不断电，信息不会丢失； 动态存储器利用MOS电容存储电荷来保存信息，使用时需不断给电容充电、刷新，才能使信息保持。 静态存储器的集成度低，但功耗较大；动态存储器的 集成度高，功耗小，它主要用于大容量存储器。,7,7.2.1 静态
4、存储器,1.基本存储单元 我们将存储一位二进制信息（0或1）的电路单元，称为一个物理存储单元。图7-1所示为一种N沟道增强型MOS（金属氧化物半导体）静态存储器的存储单元的电路。它由六管组成。VT1与VT3组成一个反相器，其中VT3是负载管。VT2和VT4组成另一个反相器，VT4是负载管。两个反相器是交叉耦合连接的，它们组成一个双稳态触发器。VT5和VT6是两个控制管，由字线（Z）控制他们的通断。当字线加高电平时，VT5和VT6导通，通过一对位线（W和 ），使双稳态电路与读写电路连接，可对其进行写入或读出。当字线为低电平时，VT5和VT6都断开，双稳态电路与W、 脱离，依靠自身的交叉反馈保持原
5、状态（所存信息）不变。 定义：若VT1导通而VT2截止，存入信息为0；若VT1截止而VT2导通，存入信息为1。,8,9,10,2. SRAM的组成 一个SRAM由存储体、读写电路、地址译码电路和控制电路等组成，其框图如图7-2所示。 图7-2 SRAM存储器结构框图,11,（1）存储体：存储体是存储单元的集合。在较大容量的存储器中，往往把各个字的同一位组织在一个集成片中。例如，图7-2中的40961位，是指4096个字的同一位。由这样的16个集成片则可组成409616位的存储器。同一位的这些字通常排成矩阵的形式，如6464=4096。由X选择线和Y选择线的交叉（矩阵）来选择所需要的单元。 （2
6、）地址译码器：地址译码器的输入信息来自CPU的地址寄存器。地址寄存器用来存放所要访问（写入或读出）的存储单元的地址。CPU要选择某一存储单元，就在地址总线A0A11上输出此单元的地址信号给地址译码器。地址译码器把用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。 地址译码器有两种方式：一种是单译码方式，适用于小容量存储器；另一种是双译码方式，适用于大容量存储器。 单译码结构也称字结构。在这种方式中，地址译码器只有一个，译码器的输出叫字线，而字线选择某个字（某存储单元）的所有位。例如，地址输入线n=4，经地址译码器译码，可译出24=16个状态，分别对
7、应16个字地址。 为了节省驱动电路，存储器中通常采用双译码结构。采用双译码结构，可以减少选择线的数目。在这种译码方式中，地址译码器分成X向和Y向（矩阵）两个译码器。若每一个有n/2个输入端，它可以译出2n/2 个输出状态，那么两个译码器交叉译码的结果，共可译出2n/2 2n/2 =2n个输出状态，其中n为地址输入量的二进制位数。但此时译码输出线却只有22n/2 根。例如n=12，双译码输出状态为212 =4096个，而译码输出线仅只有226 =128根。,12,采用双译码结构的40961位的存储单元矩阵如图7-3所示。4096个字排成6464的矩阵，它需要12根地址线A0A11，其中A0A5输
8、入至X地址译码器，它输出64条选择线，分别选择164行；A6A11输入至Y地址译码器，它也输出64条选择线，分别选择164列，控制各列的位线控制门。例如，输入地址为000000000000，X方向由A0A5输入，译码选中了第一行，则X1为高电平，因而其控制的64个存储元分别与各自的位线相连，但能否与I/O线接通，还要受各列的位线控制门控制。在A6A11全为0时，Y1为高电平，从而选中第一列，第一列的位线控制门打开。故最后译码的结果选中了（1，1）存储单元,图7-3 双译码存储器结构,13,（3）驱动器：在双译码结构中，一条X方向选择线要控制挂在其上的所有存储元电路，例如，40961中要控制64
9、个电路，故其所带的电容负载很大。为此，需要在译码器输出后加驱动器，由驱动器驱动挂在各条X方向选择线上的所有存储元电路。 （4）I/O电路：它处于数据总线和被选用的单元之间，用以控制被选中的单元的读出或写入，并具有放大信息的作用。 （5）片选与读/写控制电路：每一个集成片的存储容量终究还是有限的，所以需要一定数量的集成片按一定的方式进行连接后才能组成一个完整的存储器。在地址选择时，首先要选片。通常用地址译码器的输出和一些控制信号（如读写命令）来形成片选信号。只有当片选信号有效时，才能选中某一片，此片所连的地址线才有效，这样才能对这一集成片上的存储元进行读操作和写操作。至于是读还是写，取决于CPU
10、所给的命令是读命令还是写命令。,14,3SRAM芯片实例 （1）内部结构 图7-4所示为2114存储芯片的逻辑结构框图。2114是一个1K4位的SRAM，片上共有4096个六管存储元电路，排成6464的矩阵。因为是4K位，故地址线6位（A3A8）用于行译码，产生64根行选择线；4位（A0，A1，A2，A9）用于列译码，产生64/4根选择线（即16条列选择线，每条线同时接至四位）。,图7-4 2114存储芯片的逻辑结构框图,15,图7-4所示为2114存储芯片的逻辑结构框图。2114是一个1K4位的SRAM，片上共有4096个六管存储元电路，排成6464的矩阵。因为是4K位，故地址线6位（A3A
11、8）用于行译码，产生64根行选择线；4位（A0，A1，A2，A9）用于列译码，产生64/4根选择线（即16条列选择线，每条线同时接至四位）。 当 =0且 =0时，数据输入门打开，列I/O电路对被选中的1列4位进行写入，4位数据输入分别控制4个位平面上该列位线的状态。 当 =0且 =1时，数据输入门关闭，而数据输出三态门打开，列I/O电路将被选中的1列4位读出信号送往数据线。,16,（2）引脚 Intel 2114存储芯片采用18脚封装，其引脚图如图7-5所示。 片选（ ）：为低电平时选中本芯片。 写使能（ ）：为低电平时写入，高电平时读出。 地址线10位：A9A0，选择芯片内1KB编址单元中地
12、某一个。可由地址总线引入。 双向数据线4位：I/O4I/O1，对应于各编址单元并行读/写的4位。可直接与数据总线连接，当读出时，输出数据可维持一定时间供同步打入某寄存器。当 =1时，则数据输出端呈高阻态，与数据总线隔离。,图7-5 Intel 2114存储芯片引脚图,17,（3）读/写时序 为了让芯片正常工作，必须按所要求的时序关系提供地址、数据信息和有关控制信号，如图7-6所示。加到芯片上的地址共10位，根据输入的地址码，有些位为高电平，有些位为低电平。当 =1，即片选无效时，数据输出端是高阻态。,图7-6 2114存储芯片的读/写时序波形图,18, 读周期。在准备好有效地址之后，向存储芯片
13、发出片选信号（ =0）与读命令（ =1），经过一段读出时间后数据输出有效。当读出数据送达目的地后，可撤销片选信号与读命令，然后允许更换地址以准备下一次读/写。有关时间参数如下。 tRC：读周期，即两次读出的最小间隔。在整个读周期中，有效地址应当维持不变。 tA：读出时间，从地址有效到输出数据稳定所需的时间。经过tA之后，即可使用读出数据，但读周期尚未结束，读周期应大于读出时间。在数据输出稳定后，允许撤销片选信号与读命令，但不一定立刻撤销。 tCO：从片选有效到输出数据稳定所需时间。 tOTD：片选无效后输出数据还能维持的时间，此后数据输出端将变为高阻抗。 tCX：从片选有效到输出数据有效所需时
14、间。但此时输出数据开始出现，尚未稳定。 tOHA：地址改变后输出数据的维持时间。,19, 写周期。在准备好有效地址与输入数据后，向存储芯片发出片选信号（ =0）和写命令（ =0），经过一段时间，有效输入数据写入存储芯片。然后可撤销片选信号与写命令，再经过一段时间可更换输入数据与地址，开始新的读/写周期。参数如下： tWC：写周期，即两次写入的最小时间间隔。在整个写周期中，有 效地址应当维持不变。 tAW：在地址有效后，须经过一段时间tAW ，才能向芯片发出命 令。如果芯片内地址尚未稳定就发出命令，有可能产生误写。 tW：写时间，即片选与写命令同时有效的时间。tW是写周期的主要部分，但小于整个写
15、周期时间。 tWR：写恢复时间。在片选与写命令都撤销后，还需等待tWR，才允许改变地址码，以进入下一个读/写周期。 显然，为了保证数据的可靠写入，地址有效时间（写周期）至少应满足下式：tWC = tAW + tW + tWR tDTW：从写信号有效到数据输出为高阻态的时间。当为0后，数据输出门将被封锁，输出端呈高阻态，然后才能从双向数据线上输入写数据，tDTW就是这一转换过程所需时间。 tDW：数据有效时间。在写信号失效前，数据线上的数据应保持稳定的时间。 tDH：写信号撤销后数据保持时间。,20,7.2.2 动态存储器,动态MOS存储器的存储原理是，利用芯片中电容上存储电荷状态的不同来记录信
16、息。通常定义为电容充电至高电平，为1；电容放电至低电平，为0。 采用电容存储电荷方式来存储信息，不需要双稳态电路，因而可以简化结构。完成充电之后可将MOS管断开，即可使电容上电荷的泄放电流极少，降低了芯片的功耗。这两点都使芯片的集成度得到提高。 虽然在完成充电（写入1）后即将充电回路的MOS管断开，但工艺上仍不能使泄漏电阻达到无穷大。换句话说，电容上的电荷总还是存在泄漏通路。时间长了，会由于电荷的泄漏，使存储的信息丢失。因此，使用DRAM芯片的存储器，每隔一定时间就需要对存储内容重写一遍，也就是对存1的电容重新充电，称之为动态刷新。由于这种存储器在工作中需定期刷新，才能保持信息，所以称为动态存储器，所做成的随机读写存储器就简称为DRAM。,21,1.单管MOS动态存储单元电路 图7-7所示为一种结构非常简单的单管存储单元，只有一个电容和一个MOS管。C用来存储电荷，VT用来控制充放电回路的通断。读写时，字线加高电平，VT导通。暂存信息时，字线加低电平，VT
