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1、第9章 电子综合设计实例,9.1 数字电子钟的设计 9.2 电子秒表的设计 9.3 数字抢答器的设计 9.4 交通灯控制器的设计 9.5 彩灯循环控制器的设计 9.6 数字频率计的设计,9.1 数字电子钟的设计 1设计要求 用中规模集成电路设计并仿真调试数字电子钟，具体要求如下： (1) 设计一台能直接显示“时”、“分”、“秒”十进制数字的数字钟。 (2) 具有校时功能，可分别对“时”、“分”、“秒”进行单独校时。 (3) 计时过程具有整点自动报时功能，要求报时声响为四低一高，最后一响为整点。,2设计原理及框图 数字电子钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。数字电子钟的
2、主要功能就是计时，因此需要有振荡器来产生时间标准信号，即1 Hz的秒脉冲信号，然后由计数器对秒脉冲信号进行计数，并将累计的结果以“时”、“分”、“秒”的数字显示出来。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路。其整机电路设计框图如图9-1所示。,图9-1 数字电子钟框图,3单元电路设计及仿真调试 1) 振荡器设计 振荡器是数字钟的关键，它的频率稳定性直接影响数字钟的精度。要产生稳定的时间标准信号，一般采用石英晶体振荡器。现在使用的指针式电子钟和数字显示的电子钟都使用石英晶体振荡电路。从数字钟精度考虑，晶体振荡器频率越高，计时的精度愈高，但这样会使分频器的
3、级数增加。在确定频率时应考虑这两个方面的因素，然后再选择石英晶体的具体型号。,振荡器电路如图9-2所示，U1A和U1B反相器构成多谐振荡电路，石英晶体构成选频环节。由于当频率为f0时，石英晶体的电抗X = 0，而在其他频率下电抗都很大，因此只有频率为f0的信号能够顺利通过，满足振荡条件。在电源接通后，电路就会在频率f0作用下形成自激振荡。由于该电路的频率比较稳定，但波形不够理想，因此需要在电路输出端加一个反相器U1C，这样既能起整形作用，使输出脉冲更接近矩形波，又能起缓冲隔离作用。本设计选用的石英晶体频率为1 MHz，产生的脉冲信号频率为1 MHz。,图9-2 晶体振荡器,2) 分频器设计 石
4、英晶体振荡器产生的频率很高，要得到秒信号需采用分频电路。分频器的级数和每级的分频次数要根据晶体振荡器产生的信号频率来确定。如图9-2所示电路产生的输出信号频率为1 MHz，需经过6级十分频电路分频后才可得到秒信号。分频器电路如图9-3所示，电路中十分频电路采用的是十进制计数器74LS160，从计数器进位端输出的信号频率是时钟频率的十分之一，将前级的输出接到后级的输入，经过6级十分频后，就可以得到1 Hz的秒脉冲信号。,图9-3 分频器,3) 秒计数器设计 有了秒脉冲信号就可以对秒信号进行累加计时。根据60秒进1分的原则，秒计数器设计成六十进制计数器。电路设计采用两片74LS160，一片接成十进
5、制计数器，作为秒的个位；另一片接成六进制计数器，作为秒的十位，然后将个位片的进位输出端通过一个非门连接到十位片的CLK输入端，组成六十进制计数器，完成秒的计数功能，图9-4所示为秒计时电路。 该计数器中U1采用直接清零复位法构成六进制计数器，U4是十进制计数器，将U4的进位输出通过一个非门连接到U1的时钟输入端实现计数器的级联，从而用两片74LS160实现六十进制计数。,图9-4 秒计数器,4) 分计数器的设计 根据60分进1小时的原则，分计数器也应该设计成六十进制计数器，所以分计数器电路与秒计数电路完全相同。所不同的是，只有当秒电路计到60时，分电路才能计一次，所以要将计分电路的时钟输入端通
6、过一个非门与计秒电路的十位74LS160的清零端相连，这样，当秒计数器完成一个60计数时，计分电路才接收到一个时钟信号。,5) 时计数器设计 计时电路的设计采用两片74LS160，先采用级联的方法，即将低位片的进位输出端 RCO通过一个非门连接到高位片的时钟CLK输入端，构成一百进制计数，然后将高位片的QB和低位片的QC连接到两输入与非门的输入端。与非门的输出同时连接到两片的清零端，实现当计数到24时，异步清零翻转为00，从而构建二十四进制计时电路。设计电路如图9-5所示。图9.5中CLK输入的脉冲信号是为了调试时计数器电路的需要，在数字钟的设计中，该时钟输入端通过一个非门与计分电路的十位74
7、LS160的清零端相连，这样，当分计数器完成一个60计数时，计时电路才接收到一个时钟信号。,图9-5 时计数器,6) 校时电路 在刚开机接通电源时，由于“时”、“分”为任意值，或当数字钟出现走时误差时，都需要对时间进行校准。校时电路的基本原理是将秒信号直接引进时计数器，让时计数器快速计数，在时达到需要的数字后，切断“秒”信号。校分电路也按此方法进行。 实现校时的电路的方法很多，如图9-6所示电路即可作为时计数器或分计数器的校时电路。,图9-6 校时电路,现设用图9-6所示电路作为分计数器的校时电路，图中采用RS触发器作为无抖动开关。通过开关J1，可以选择是将1 Hz信号还是将来自秒计数器的进位
8、信号送至分计数器的CLK端。当开关J1置于上端时，来自秒计数器的进位信号送至分计数器的CLK端，分计数器正常工作；需要校正分计数器时，将开关J1置于下端，这时，1 Hz信号送至分计数器的CLK端，分计数器在1 Hz信号的作用下快速计数，直至正确的时间，再将开关置于上端，达到校准分的目的。校准时的方法与此类似。,图9-7 整点报时电路,4整机电路设计及仿真调试 将秒计数器、分计数器和时计数器单元电路共同构成数字电子钟系统，秒计数器的CLK的输入端接晶振分频后获得的秒脉冲信号，再将辅助电路(如校时电路、整点报时电路)连 接到电路中。数字钟的整机电路如图9-8所示。运行仿真开关，调试电路，直至电路工
9、作正常。,图9-8 数字电子钟原理图,9.2 电子秒表的设计 1设计要求 用中规模集成电路设计并仿真调试电子秒表。具体要求如下： (1) 电子秒表的计数范围为0.019.99 s。 (2) 具有启动和停止计数功能。 (3) 电子秒表启动计数时能自动复位从0开始计数。,2设计原理及框图 电子秒表一般应用在体育比赛中，比赛开始时，按下启动键，电子秒表从0开始计时，到达终点时，按下停止键，停止计时，同时显示时间。在比赛中为了精确计时，通常要求电子秒表能计到0.01 s。根据设计要求，电子秒表的设计框图如图9-9所示。时钟发生器产生频率为100 Hz，周期为0.01 s的时钟信号送入到计数器中计数，通
10、过显示译码器译码驱动数码管显示时间值。控制电路控制电子秒表的启动和停止，并控制复位电路在启动计数瞬间产生一个清零信号，使计数器先清零再计数。,图9-9 电子秒表框图,3单元电路设计及仿真调试 1) 控制电路 要求控制电路能控制电子秒表的启动和停止。启动时要求能控制复位电路，使每次计时都从0开始计时，停止时要能显示时间值。根据设计要求，控制电路设计如图9-10所示。电路为用集成与非门74LS00构成的基本RS触发器，属低电平直接触发的触发器，有直接置位、复位的功能。将它的一路输出Q控制时钟信号是否输出到计数端，另一路输出Q送到复位电路。,S2按钮是启动计时按钮，当按下按钮S2时，Q=1，Q=0
11、。手松开后，RS触发器的两输入端输入1，电路状态保存不变，Q由0变1控制与非门U2C开启，时钟信号送至电子秒表时钟输入端，同时在由1变0时，控制复位电路产生一清零脉冲，使各计数器清零后再开始计时。 S1按钮是停止计时按钮，当按下按钮S1时，Q=0,Q=1, 。手松开后，RS触发器的两输入端输入1，电路状态保持不变，Q由1变0封锁与非门U2C的输入，电子秒表停止计时，同时Q由0变1，复位电路不工作。,图9-10 控制电路,2) 复位电路 当控制电路中Q由1变0时，复位电路才能产生一清零脉冲送至各计数器复位，并且要求复位时间很短，基本不影响计时，在其他情况下，复位电路都不工作。设计一个由负脉冲触发
12、的单稳态电路就能满足复位电路的要求，具体电路见图9-12。,3) 时钟发生器 时钟发生器可以有很多种电路形式，如上节中采用的晶体振荡电路就是很好的时钟源。用555定时器构成多谐振荡电路，也是一种性能较好的时钟源，电路如图9-11所示。电路振荡周期T = 0.7(RA + 2RB)C，调节RA，使在555定时器输出端获得频率为100 Hz，即周期为0.01 s的脉冲信号，同时在输出端用示波器监测输出信号波形。,图9-11 时钟电路,4) 计数器 采用十进制计数器74LS160完成各位的计数。 5) 译码器 译码器采用74LS248显示译码器，驱动共阴数码管显示时间值。表9-1是74LS248的功
13、能表。,表9-1 显示译码器74LS248的功能表,4整机电路设计及仿真调试 电子秒表原理图如图9-12所示。其中U2C、U2D构成单稳态触发电路，在负脉冲的触发下输出一个脉宽由R6、C4参数控制的清零信号送至各计数器的CLR端，使各计数器复位后再计数。 三片74LS00构成计数器，分别对0.01 s、0.1 s、1 s进行计数。完成0.01 s位计数器的CLK时钟输入端输入的是555多谐振荡电路输出的100 Hz时钟信号，此信号通过门U3A送至CLK端，门U3A受基本RS触发器Q的控制。将0.01 s位计数器的进位信号通过一个非门送至0.1 s位片的时钟输入端，当0.01 s位片计到10时，
14、产生一个进位信号，0.1 s位计数器计1，完成十进制功能。同理，将0.1 s位计数器的的进位信号通过一个非门送至秒位计数器完成0.1 s位和1 s位之间的十进制转换。,译码器采用74LS248显示译码器，74LS248是一种BCD码输入的四线-七段译码器，输出高电平有效。显示器采用七段共阴极数码管。 最后连接整机电路，对电路进行仿真调试。,图9-12 电子秒表原理图,9.3 数字抢答器的设计 1设计要求 (1) 8路开关输入。 (2) 显示与输入开关编号相对应的数字18。 (3) 输出具有唯一性和时序第一的特征。,2设计原理及框图 本设计的重要任务是准确判断第一时间抢答者的信号并将其锁存。实现
15、这一功能可用触发器或锁存器等。在得到第一抢答信号后，立即将其输入锁存，并使其他组别的抢答信号无效。当电路锁存第一抢答信号后，用编码、译码及数码显示电路显示出抢答组别的数字。完成本次抢答后，由节目主持人控制解锁电路，电路清零，重新开始抢答。 根据抢答器的基本工作原理，其设计框图如图9-13所示。,图9-13 抢答器设计框图,3单元电路设计及仿真调试 1) 抢答开关电路和触发锁存电路 抢答开关电路由多路开关组成，每一竞赛者与一组开关对应。开关为动合型，当按下开关时，开关闭合；当松开开关时，开关自动断开。8路抢答开关电路如图9-14所示，电路中R1R8为上拉限流电阻，本电路采用CMOS集成电路组成，
16、故上拉电阻均采用1 MW的电阻。当按下任一开关时，相应的输入为低电平，否则为高电平，如电路中按下开关5，对应的电路输入端5D输入低电平，其他路输入高电平。,当某一开关首先被按下时，触发锁存电路被触发，在输出端输出相应的开关电平信号，利用这个变化的开关电平将本触发电路锁定，使随后其他开关触发输入无效。8路触发锁存电路如图9-14所示，图中74HC374为八边沿D锁存器，当所有开关均未按下时，锁存器输出全部为高电平。经8输入与非门和非门后的反馈信号仍为高电平，该信号送入到与门U4输入端，控制与门开启，从而控制时钟信号加到CLK端。抢答开始后，当某一组竞赛者将开关首先按下时，必然有一路D锁存器的输入为低电平，经锁存器后输出为低电平，使反馈信号为低电平，从而封锁时钟信号。这时，随后的竞赛者按下按钮无效，达到锁存第一时间抢答者信号的目的。,图9-14 8路抢答开关电路,2) 编码电路
