《EDA实用技术 第2版 普通高等教育“十一五”国家级规划教材 教学课件 ppt 作者 宋嘉玉 第8章 开发系统案例》由会员分享，可在线阅读，更多相关《EDA实用技术 第2版 普通高等教育“十一五”国家级规划教材 教学课件 ppt 作者 宋嘉玉 第8章 开发系统案例（72页珍藏版）》请在金锄头文库上搜索。
1、第8章 开发系统案例,8.1 半整数分频器的设计,8.1.1 小数分频的原理 8.1.2 N0.5分频器的设计 8.1.3 1.5分频器 8.1.4 下载验证,小数分频的原理是采用脉冲扣除法和锁相环技术，先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。,8.1.1 小数分频的原理,进行N-0.5分频一般需要对输入时钟先进行操作。首先进行模N的计数，在计数到N-1时，将输出时钟赋为1，而当回到计数0时，又赋为0，这样，当计数值为N-1时，输出时钟才为1，因此，只要保持计数值N-1为半个输入时钟周期，即可实现N-0.5分频时钟。 因此，保持
2、N-1为半个时钟周期是设计的关键。,8.1.2 N-0.5分频器的设计,半整数分频器的原理框图如图8.1所示。 由图中可以看出，半整数分频器由模N计数器、异或门和一个2分频器构成。 在实现时，N分频器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。,图8.1 半整数分频器原理框图,1模3计数器的设计,采用VHDL语言设计一个模3计数器，该计数器可产生一个分频系数为3的分频器，并产生一个默认的逻辑符号COUNTER3。 其输入端口为时钟脉冲信号clk、复位信号reset和使能信号en；输出端口为qa和qb，其仿真波形如图8.2所示。,图8.2 3分频器仿真波形,从图8.2可
3、以看出，qb与qa相比，延时1个时钟周期，且周期为时钟脉冲clk周期的3倍，即输出频率为输入频率的1/3。 设计中的3分频器占空比并不是50%，如果要实现占空比为50的3分频器，则可通过分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行3分频，然后对下降沿产生的3分频输出和上升沿产生的3分频输出进行相或运算，即可得到占空比为50的三分频电路。 占空比为50%的3分频电路原理图和仿真波形如图8.3所示。,图8.3 占空比为50%的3分频器原理图和仿真波形,2带使能端的异或门设计,采用VHDL语言设计一个带使能控制端的异或门，其输入端口为使能端en、输入a和b；输出端口为y。 当en为高电平时
4、，y输出a和b的异或值；当en为低电平时，y输出信号a。,设计中用T触发器来完成2分频的功能，实现方法是：将触发器的输入信号T直接接高电平1，将计数器的一个计数输出端作为T触发器的时钟输入端。,32分频器的设计,4顶层电路设计,采用原理图输入方式，将COUNTER3、异或门和T触发器通过图8.4所示的电路逻辑连接关系，然后经逻辑综合即可得到想要的仿真波形。,图8.4 2.5分频器原理图和仿真波形,由图8.4中q2、q1与clk的波形可以看出，当EN=1时，q2会在clk每隔2.5个周期处产生一个上升沿，实现分频系数为2.5的分频器，q1会在clk每隔5个周期处产生一个上升沿，实现分频系数为5的
5、分频器，即实现2.5(N-0.5)分频和5(2N-1)分频；当EN=0时，q2会在clk每隔3个周期处产生一个上升沿，实现分频系数为3的分频器，q1会在clk每隔6个周期处产生一个上升沿，实现分频系数为6的分频器，即实现3(N)分频和6(2N)分频。 因此电路不仅可得到分频系数为2.5（或者3）的分频器，而且还可得到分频系数为5（或者6）的分频器，使用非常广泛。,在实际应用中经常会用到分频系数为1.5的分频器，采用上面的半整数分频的方法没有办法实现。 根据时序分析，可列出如下的卡诺图。,8.1.3 1.5分频器,图8.5 1.5分频器原理图和仿真波形,将引脚clk和q锁定，综合适配后将原理图和
6、配置数据下载到EDA实验平台的FPGA中，观察clk和q的波形，测试结果与仿真结果一致。 采用硬件描述语言和原理图输入方式，利用ALTERA公司的MaxplusII开发软件和ACEX1K系列的EP1K系列FPGA，方便地完成了2.5(N-0.5)、5(2N-1)、3(N)、6(2N)和l.5分频器电路的设计。,8.1.4 下载验证,该分频方法原理简单，并以EP1K30QC208-3为目标芯片进行了仿真和测试，结果完全符合设计要求。 该设计方法简单方便、节约资源、可移植性强、便于系统升级，因此，在时钟要求不太严格的系统中应用非常广泛，同时在以后的FPGA设计发展中也有很大的应用空间。,8.2 激
7、光控制系统双面板的制作,8.2.1 绘制原理图 8.2.2 检查原理图生成网络表 8.2.3 自制封装 8.2.4 双面板的制作,新建原理图文件，命名为激光.sch，选择图纸大小为A3，按图8.6绘制原理图（绘制在一张电路图中）。,8.2.1 绘制原理图,图8.6 子电路1,图8.7 子电路2,图8.8 子电路3,图8.9 子电路4,图8.10 子电路5,表8.1 元件清单列表,新建PCB库文件，命名为MY.lib，自制封装。,8.2.2 检查原理图生成网络表 8.2.3 自制封装,水平间距300mil，垂直间距200mil。,1SW,图8.11 封装SW,2利用绘图工具手工绘制元件封装HEA
8、D34,找到原点，在复合层放置34个焊盘，尺寸如图8.12所示；在keepoutlayer绘制零件外框；更改元件封装名为HEAD34，保存操作。 注意：HEAD34也可利用相似元件IDC34进行绘制。,图8.12 封装HEAD34,3利用向导创建元件封装IN5404,单击工具/新建元件，选择二极管DIODE，然后按照向导操作。 修改焊盘序号，重画零件轮廓，命名为IN5404。,图8.13 封装IN5404,4封装L,零件轮廓990*315mil（线宽10mil）；焊盘直径60mil，孔径30mil。,图8.14 封装L,5封装FUSE,零件轮廓1000*400mil；焊盘X直径65mil，Y直
9、径70mil，孔径60mil。,图8.15 封装FUSE,6封装RADD,零件轮廓6*2.54mm；焊盘直径50mil，孔径30mil。,图8.16 封装RADD,7封装RESD,零件轮廓15*5mm；焊盘直径50mil，孔径30mil。,图8.17 封装RESD,8封装RESQ,零件轮廓10*4mm；焊盘直径50mil，孔径30mil；焊盘中心距离3mm。,图8.18 封装RESQ,9封装RESS,零件轮廓52*9mm；焊盘直径50mil，孔径30mil。,图8.19 封装RESS,10封装SIPP,零件轮廓10*16mm；焊盘直径60mil，孔径30mil；焊盘中心距离4mm。,图8.20
10、 封装SIPP,11封装STR,零件轮廓1420*190mil；焊盘直径60mil，孔径30mil；焊盘中心距离200mil。,图8.21 封装STR,12封装TIP122,零件轮廓950*（275 + 395）mil；焊盘直径60mil，孔径30mil；焊盘中心距离100mil。,图8.22 封装TIP122,8.2.4 双面板的制作,单击“文件”“新建”文件，弹出新建文件的对话框，选择向导“wizards”标签卡，双击“prited circuit board wizard”，按向导进行操作：电路板宽度width为7100mil，高度height为5600mil，线宽track width
11、为12mil，如图8.23所示。 按照向导单击下一步，如图8.24所示选择元件。,1PCB环境设置,图8.23 电路板尺寸选择,图8.24 元件选择,按图8.25选择尺寸，完成电路板的设置。,图8.25 尺寸选择,2加载网络表,添加miscellaneous.ddb和advpcb.ddb两个常用的库文件，并添加MY.lib自制封装库。 单击设计/网络表，加载网络表。 注意：修改二极管的封装。,3规则设置,（1）线宽设置，如图8.26所示。 （2）层设置。TOP层垂直布线，BOTTOM层水平布线。 （3）导孔via设置。直径为50mil，孔径为30mil。,图8.26 线宽设置,4布局,（1）放
12、置安装孔。 在板的四周放置安装孔（arc），位于禁止布线层（keepout layer），半径为69mil，线宽为10mil。 （2）布局，如图8.27所示。,图8.27 布局,5布线,选择自动布线方式进行布线，然后进行手工调整，如图8.28所示。,图8.28 布线,6设计规则检查,8.3 频率计双面板的制作,（1）CD40110如图8.29所示。 （2）CD4017如图8.30所示。 （3）555如图8.31所示。,1原理图环境设置 2制作元件库,图8.29 CD40110,图8.30 CD4017,图8.31 555,3加载自制元件库和常用元件库 4绘制频率计电路图,频率计电路如图8.32
13、所示。,图8.32 频率计电路图,5进行电气规则检查，直到无错为止 6生成网络表, C2 RAD0.2 C5 RAD0.2 DS1 DPY DPY_7-SEG DS2 DPY DPY_7-SEG, DS3 DIP8 Component_1 L1 DIODE0.4 L2 DIODE0.4, R2 AXIAL0.3 R3 AXIAL0.3 R4 AXIAL0.3 R5 AXIAL0.3, R10 AXIAL0.3 R11 AXIAL0.3 Rp AXIAL0.4 POT2 U2 DIP14 4011, U3 DIP16 CD40110 U4 DIP16 CD4017 U5 DIP16 CD4011
14、0 Z1 LED, ( GND R5-1 R10-1 R11-1 U2-7 U3-4 U3-6 U3-8 U4-8 U4-13 U5-4 U5-6 U5-8 ) ( NetC1_1 C1-1 DS3-2 DS3-6 L2-2 R3-1 ),( NetC1_2 C1-2 C2-2 DS3-1 Z1-K ) ( NetC2_1 C2-1 DS3-5 ) ( NetC5_2 C5-2 U2-1 U2-2 ) ( NetDS3_3 C5-1 DS3-3 R4-2 ),( NetR2_1 DS3-4 DS3-8 R2-1 ) ( NetR3_2 DS3-7 L2-1 R3-2 Rp-1 ) ( NetR
15、4_1 R4-1 Z1-A ) ( NetR10_2 R10-2 U5-7 ),( NetR11_2 R11-2 U3-7 ) ( NetRp_3 R2-2 Rp-2 Rp-3 ) ( NetU2_3 U2-3 U4-14 ) ( NetU2_6 U2-6 ),( NetU2_8 U2-4 U2-8 U2-9 ) ( NetU3_1 DS2-1 U3-1 ) ( NetU3_2 DS2-7 U3-2 ) ( NetU3_3 DS2-6 U3-3 ),( NetU3_9 U2-10 U3-9 ) ( NetU3_12 DS2-5 U3-12 ) ( NetU3_13 DS2-4 U3-13 )
16、( NetU3_14 DS2-3 U3-14 ) ( NetU3_15 DS2-2 U3-15 ),( NetU4_2 U2-5 U4-2 ) ( NetU4_15 L1-1 U4-7 U4-15 ) ( NetU5_1 DS1-1 U5-1 ) ( NetU5_2 DS1-7 U5-2 ),( NetU5_3 DS1-6 U5-3 ) ( NetU5_5 L1-2 R5-2 U3-5 U5-5 ) ( NetU5_9 U3-10 U5-9 ) ( NetU5_12 DS1-5 U5-12 ),( NetU5_13 DS1-4 U5-13 ) ( NetU5_14 DS1-3 U5-14 ) ( NetU5_15 DS1-2 U5-15 ) ( VCC U2-14 U3-16 U4-16 U5-16 ),7新建PCB文件,在禁止布线层keepout layer画板框线3020m
