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1、基于FPGA的信号发生器设计毕业设计（论文）设计（论文）题目：基于FPGA的信号发生器设计姓 名 学 号 院 系 电气与电子工程学院专 业 电子信息科学与技术指导教师 31目录摘要iiiAbstractiv前言11绪论31.1 FPGA简介31.2 modelsim简介51.3 DDS基本原理介绍62设计方案82.1 总体设计方案82.2方案论证82.2.1方案一82.2.2方案二92.2.3方案三92.3方案确定93 硬件电路设计113.1硬件设计注意事项113.2 DA电路113.3滤波电路123.4硬件电路实现134软件设计144.1波形产生模块144.1.1正弦波144.1.2方波15
2、4.1.3 三角波154.2频率控制模块164.3相位累加模块174.4选择波形模块174.5幅度控制模块184.6软件设计总成195 调 试205.1设计及仿真调试使用设备205.2 调试方法205.2.1 硬件调试205.2.2 软件调试205.2.3 综合调试205.3 调试结果215.3.1 软件仿真结果及分析215.3.2 综合调试结果24总结25致谢辞26参考文献27附件1 ROM生成源程序28附件2 40位流水线加法器程序30摘要信号发生器是数字设备运行工作中必不可少的一部分，没有良好的信号源，最终就会导致系统不能够正常工作，更不必谈什么实现其它功能了。本次论文主要研究了基于FP
3、GA的函数信号发生器的设计思路与软硬件实现。首先介绍了本次设计任务的总体设计方案，以及该方案中设计的知识点，所使用的软件及硬件基本知识。在此基础上进行了硬件电路的设计，主要采用DDS（直接数字频率合成）方案，采用了Altera公司的低成本cyclone II系列FPGA的EP2C5QC8作为核心芯片，构建了外围的0832DA转换电路，以及1MHZ低通滤波电路。再次介绍系统软件的设计过程，给出了FPGA自底向上的设计思路，以及各个底层模块的设计原理与思路分析，最后介绍了相关软件的应用知识。最后一段介绍了论文的相关结论，进行仿真调试的过程。关键词：信号发生器；FPGA；Modelsim；Veril
4、og语言AbstractSignal generator is an essential part of digital equipment operation work, theres not a good signal source, will eventually lead to system cant normal work, more dont have to talk about what other functions. This paper mainly studies the function signal generator based on FPGA design and
5、 hardware and software implementation. First introduced the overall design scheme of the design task, and the scheme of design knowledge, the use of basic knowledge of software and hardware. On the basis of the hardware circuit design, and mainly adopts DDS (direct digital frequency synthesis), usin
6、g the low cost of Altera company EP2C5QC8 of cyclone II series FPGA as the core chip, peripheral 0832 da conversion circuit is constructed, and the 1 MHZ low-pass filter circuit. Again, introduced the system software design process, presents the design idea of FPGA from the bottom up, and the underl
7、ying design principles and ideas of the module analysis, finally introduces the application of related software knowledge. The last paragraph introduces the papers relevant to the conclusion that the simulation debugging process.Keywords: Signal generator, FPGA, Modelsim, Verilog HDL前言随着我国的经济日益增长，社会
8、对电子产品的需求量也就越来越大，目前我国的电子产品市场正在迅速的壮大，市场前景广阔。FPGA (Field Programmable Gate Array，现场可编程门阵列)在现代数字电路设计中发挥着越来越重要的作用。FPGA/CPLD (Complex Programmable Logic Device)所具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，这样就极大地提高了电子系统设计的灵活性和通用性，缩短了产品的上市时间并可降低电子系统的开发成本，且可以毫不夸张地讲，FPGA/CPLD能完成任何数字器件的功能，从简单的74电路到高性能的CPU。它的影响
9、毫不亚于20世纪70年代单片机的发明和使用。现在随着电子技术的发展，产品的技术含量越来越高，使得芯片的复杂程度越来越高，人们对数万门乃至数百万门设计的需求也越来越多，特别是专用集成电路（ASIC）设计技术的日趋进步和完善，推动了数字系统设计的迅速发展。仅靠原理图输入方式已不能满足要求，采用硬件描述语言VHDL的设计方式应运而生，解决了传统用电路原理图设计大系统工程时的诸多不便，成为电子电路设计人员的最得力助手。设计工作从行为、功能级开始，并向着设计的高层次发展。这样就出现了第三代EDA系统，其特点是高层次设计的自动化。第三代EDA系统中除了引入硬件描述语言，还引入了行为综合工具和逻辑综合工具，
10、采用较高的抽象层次进行设计，并按层次式方法进行管理，可大大提高处理复杂设计的能力，缩短设计周期，综合优化工具的采用使芯片的品质如面积、速度和功耗等获得了优化，因而第三代EDA系统迅速得到了推广应用。目前，最通用的硬件描述语言有VHDL和VerilogHDL两种，现在大多设计者都使用93年版标准的VHDL，并且通过了IEEE认定，成为世界范围内通用的数字系统设计标准。VerilogHDL是一种新兴的程序设计语言，使用VerilogHDL进行设计其性能总是比常规使用CPU或者MCU的程序设计语言在性能上要高好几个数量级。这就是说，在传统上使用软件语言的地方，VerilogHDL语言作为一种新的实现
11、方式会应用得越来越广泛。本课题设计是采用美国Altera公司的cyclone II器件，使用的是Altera公司的EDA软件平台quartus II可编程逻辑器件开发软件。基于EDA工具的FPGA/CPLD的开发流程，FPGA/CPLD器件的设计一般可分为设计输入、设计实现和编程三个设计步骤：1. 设计输入方式主要由文本输入和图形输入两种，可根据需要选择，也可混合输入。EDA工具会自动检查语法；2. 设计实现阶段EDA工具对设计文件进行编译，进行逻辑综合、优化，并针对器件进行映射、布局、布线，产生相应的适配文件；3. 编程阶段EDA软件将适配文件配置到相应的CPLD/FPGA器件中，使其能够实
12、现预期的功能。信号发生器是数字设备运行工作中必不可少的一部分，没有良好的信号源，最终就会导致系统不能够正常工作，更不必谈什么实现其它功能了。不论是处于开发还是故障检修阶段，输出标准且性能优秀的信号发生器总是能够带来工作效率的大幅提升，使新产品有一个标准的信号源、损坏的系统得到正确校验，不会被一些故障所蒙蔽。在传统的信号发生器中，大都使用分立元件，而且体积庞大携带不便，且大部分只能输出一种脉冲信号波形。在设计领域，不管采用什么技术生产，生产的产品用在哪里，其产品设计的宗旨都是离不开以下几点：实用性高、成本低、可升级、功能完善可扩展等！使用专用的数字电路设计的信号发生器，设备成本高、使用复杂。基于
13、以上考虑，在中小型数字电路的设计和测试中，迫切需要设计一种小型易用成本低廉的信号发生器。此课题的设计以小型经济，集成度高，性能稳定，使用方便为指导，在功能上力求完善实用，同时兼顾商业价值与应用价值的体现。1绪论1.1 FPGA简介FPGA (Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。(1) 背景目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计
14、，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA一般来说比ASIC（专用集成芯片）的速
15、度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 (2) CPLD与FPGA的关系早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。 CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的
