《电子技术 教学课件 ppt 作者 李少纲 第七章 门电路和组合逻辑电路》由会员分享，可在线阅读，更多相关《电子技术 教学课件 ppt 作者 李少纲 第七章 门电路和组合逻辑电路（117页珍藏版）》请在金锄头文库上搜索。
1、第七章 门电路和组合逻辑电路,第一节 分立元件门电路,第二节 TTL集成门电路,第三节 CMOS集成门电路,第六节 典型的集成组合逻辑电路,第五节 组合逻辑电路的分析与设计,第四节 集成逻辑门电路使用中的几个实际问题,门电路的输入信号和输出信号之间存在着一定的逻辑关系，所以门电路又称为逻辑门电路,最基本的门电路: “与” 、“或”、“非”门电路,由分立元件二极管、晶体管组成，或集成电路,第七章 门电路和组合逻辑电路,第一节 分立元件门电路,采用正逻辑设高电平（约3V）为1，低电平（0V）为0；二极管为理想元件，正向导通管压降为0V；晶体管工作在截止或饱和导通状态，饱和导通时集射极电压,1,0,
2、高电平,低电平,一、 二极管“与” 门电路,1. 电路,2. 工作原理,输入A、B、C全为高电平“1”，输出 F为“1”。,输入A、B、C不全为“1”，输出 F为“0”。,0V,0V,3V,即：有“0”出“0”， 全“1”出“1”,二、 二极管“或” 门电路,1. 电路,0V,3V,3V,2. 工作原理,输入A、B、C全为低电平“0”，输出 F 为“0”。,输入A、B、C有一个为“1”，输出 F为“1”。,即：有“1”出“1”， 全“0”出“0”,三、 晶体管“非” 门电路,“0”,“1”,“0”,“1”,逻辑式：,逻辑符号：,四 “与非” 门电路,“与非” 门电路,有“0”出“1”，全“1”
3、出“0”,“或非” 门电路,有“1”出“0”，全“0”出“1”,例：根据输入波形画出输出波形,A,B,有“0”出“0”，全“1”出“1”,有“1”出“1”，全“0”出“0”,&,A,第二节 TTL集成门电路,(Transister-Transister-Logic),TTL门电路是双极型集成电路，与分立元件相比，具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。下面介绍集成 “与非”门电路的工作原理、特性和参数。,一、 TTL“与非”门电路,1. 工作原理,多发射极三极管,(1) 输入全为高电平“1”(3.6V)时,4.3V,v2、v5饱和导通,钳位2.1V,E结反偏,截止
4、,负载电流（灌电流）,输入全高“1”,输出为低“0”,1V,1V,v2、v5截止,负载电流（拉电流）,(2) 输入端有任一低电平“0”(0.3V),输入有低“0”输出为高“1”,流过 E结的电流为正向电流,5V,“与非”逻辑关系,“与非”门,(1) 电压传输特性：,输出电压 UO与输入电压 Ui的关系。,2. 主要参数,电压传输特性,测试电路,D,E,低电平噪声容限电压UNL保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声（或干扰）电压。 UNL=UOFF UIL,允许叠加干扰,定量说明门电路抗干扰能力,UOFF,UOFF是保证输出为额定高电平的90%时所对应
5、的最大输入低电平电压。,0.9UOH,输入 低电平 电压UIL,(2) 开门电平UON和关门电平UOFF ：,输入 高电平 电压UIH,高电平噪声容限电压UNH保证输出低电平电压的条件下所允许叠加在输入高 电平电压上的最大噪声（或干扰）电压。 UNH=UIHUON,允许叠加干扰,定量说明门电路抗干扰能力,UON,UON是保证输出为额定低电平时所对应的最小输入高电平电压。,C,D,E,（3）输入低电平噪声容限UOL和输入高电平噪声容限UOH,电压传输特性,典型值3.6V， 2.4V为合格,典型值0.3V， 0.4V为合格,输出高电平电压UOH,输出低电平电压UOL,输出高电平电压UOH和输出低电
6、平电压UOL,指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门 NO 8。,输入高电平电流 IIH和输入低电平电流 IIL,当某一输入端接高电平，其余输入端接低电 平时，流入该输入端的电流，称为高电平输入电流 IIH（A）。,当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流 IIL（mA）。,（4）扇出系数NO,1,0,当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流 IIL （mA）。,若要保证输出为高电平，则对电阻值有限制 R IIL UNL,（5）平均传输延迟时间 tpd,tpd1,tpd2
7、,TTL的 tpd 约在 10ns 40ns，此值愈小愈好。,输入波形ui,输出波形uO,二、 三态输出TTL“与非”门电路,“1”,截止,“0”,1. 电路,导通,当控制端为低电平“0”时，输出 F处于开路状态，也称为高阻状态。, 0 高阻,表示任意态,可实现用一条总线分时传送几个不同的数据或控制信号。,三、 集电极开路的“与非”门电路,1. 电路,三、 集电极开路的“与非”门电路,OC门的特点：,1.输出端可直接驱动负载,2.几个输出端可直接相联,“0”,“0”,一、CMOS“非”门电路,CMOS 管,负载管,驱动管,(互补对称管),A=“1”时，V1导通， V2截止，F=“0”,A=“0
8、”时，V1截止， V2导通，F=“1”,第三节 CMOS集成门电路,当A，B两个输入全为1时，驱动管V1和V2都导通，电阻很低，而负载管V3和V4不能开启，处于截止状态，电阻很高，故输出F0；,1,1,二、CMOS“与非”门电路,当A，B两个输入有一个或全为0时，串联的驱动管截止，电阻很高，而并联的负载管导通，电阻很低，故输出Y1；,0,1,二、CMOS“与非”门电路,三、CMOS“或非”门电路,四、CMOS传输门电路,（1）电路,（2）工作原理,设：,可见ui在010V连续变化时，至少有一个管子导通，传输门打开，（相当于开关接通） ui可传输到输出端，即uO= ui，所以COMS传输门可以传
9、输模拟信号，也称为模拟开关。,（07V）,导通,（310V）,导通,四、CMOS传输门电路,可见ui在010V连续变化时，两管子均截止，传输门关断，（相当于开关断开） ui不能传输到输出端。,（010V）,四、CMOS传输门电路,开关电路,五、三态输出CMOS门电路,当E端为1时，模拟开关TG接通，输出端F和输入端A满足“非”的逻辑关系，即,当E端为0时，TG断开，输出端F呈现高阻状态。,第四节 集成逻辑门电路使用中的 几个实际问题,一、TTL门电路与CMOS门电路的性能比较,CMOS电路优点,(1) 静态功耗低（每门只有0.01mW, TTL每门10mW),(2) 抗干扰能力强,(3) 扇出
10、系数大,(4) 允许电源电压范围宽 ( 3 18V ),(1) 速度快,(2) 抗干扰能力强,(3) 带负载能力强,一般不允许将多余的输入端悬空 1）对“与”门、“与非”门电路，应将多余输入端经一电阻或直接接电源正端； 2）对“或”门、“或非”门电路，应将多余输入端接“地”； 3）如果前级有足够的驱动能力，也可将多余输入端与信号输入端联在一起。,二、门电路多余输入端的处理,三、CMOS门电路与TTL门电路的连接,1.CMOS电路驱动TTL电路,三、CMOS门电路与TTL门电路的连接,2.TTL电路驱动CMOS电路,四、门电路驱动分立元件电路,第五节 组合逻辑电路的分析与设计,组合逻辑电路框图,
11、一、 组合逻辑电路的分析,(1) 由已知的逻辑图，逐级写出逻辑表达式,(2) 逻辑化简与逻辑变换,(3) 由化简后的逻辑最简式列真值表,(4) 依真值表分析电路的逻辑功能,已知逻辑电路,确定,逻辑功能,分析步骤：,例 1：分析下图的逻辑功能,(1) 写出逻辑表达式,(2) 应用逻辑代数化简,反演律,反演律,(3) 列逻辑状态表,逻辑式,(1) 写出逻辑式,例 2：分析下图的逻辑功能,.,化简,(2) 列逻辑状态表,(3) 分析逻辑功能 输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”) ,可用于判断各输入端的状态是否相同。,逻辑式,例3：分析下图的逻辑功能,F,&,&
12、,1,.,B,A,&,C,1,0,1,A,设：C=1,封锁,打开,选通A信号,B,F,&,&,1,.,B,A,&,C,0,0,1,设：C=0,封锁,选通B信号,打开,例 3：分析下图的逻辑功能,二、 组合逻辑电路的设计,设计步骤如下：,例1：设计三人表决电路,多数人同意，通过；否则不通过。,真值表,输出为F，多数赞成时是“1”，否则是“0”。,设A、B、C分别表示三人 态度: 同意为“1”， 不同意为“0”；,根据逻辑要求列状态表,(2) 由状态表写出逻辑式,真值表,(3) 化简逻辑式可得：,或由卡图诺可得相同结果,(4) 根据逻辑表达式画出逻辑图。,若用与或门实现,若用与非门实现,例 2:
13、某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和 G2均需运行。试画出控制G1和 G2运行的逻辑图。,设：A、B、C分别表示三个车间的开工状态： 开工为“1”，不开工为“0”； G1和 G2运行为“1”，不运行为“0”。,(1) 根据逻辑要求列状态表,首先假设逻辑变量、逻辑函数取“0”、“1”的含义。,逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和 G2均需运行。,开工,“1
14、”,不开工,“0”,运行,“1”,不运行,“0”,(1) 根据逻辑要求列状态表,(2) 由状态表写出逻辑式,或由卡图诺可得相同结果,(3) 化简逻辑式可得：,(4) 用“与非”门构成逻辑电路,(5) 画出逻辑图,一、 加法器,二进制,十进制：09十个数码，“逢十进一”。,在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。,在数字电路中，为了把电路的两个状态 (“1”态和“0”态)与数码对应起来，采用二进制。,二进制：0，1两个数码，“逢二进一”。,第六节 典型的集成组合逻辑电路,加法器: 实现二
15、进制加法运算的电路,进位,不考虑低位 来的进位,要考虑低位 来的进位,1、 半加器,半加：实现两个一位二进制数相加，不考虑来自低位的进位。,逻辑符号：,半加器：,半加器逻辑状态表,逻辑表达式,2、 全加器,全加：实现两个一位二进制数相加，且考虑来自低位的进位。,逻辑符号：,全加器：,(1) 列逻辑状态表,(2) 写出逻辑式,3、多位加法器,低位全加器的进位输出CO接到高位的进位输入CI，任意一位的加法运算必须在低一位的运算完成之后才能进行，故称为串行进位。,4位串行进位加法器,二、 编码器,把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。 具有编码功能的逻辑电路称为编码器。,n
16、 位二进制代码有 2n 种组合，可以表示 2n 个信息。,要表示N个信息所需的二进制代码应满足 2n N,1、 二进制编码器,将输入信号编成二进制代码的电路。,2n个,n位,(1) 分析要求： 输入有8个信号，即 N=8，根据 2n N 的关系，即 n=3，即输出为三位二进制代码。,例：设计一个编码器，满足以下要求： (1) 将 I0、I1、I7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不 允许两个或两个以上的信号同时有效。 (3) 设输入信号高电平有效。,(2) 列编码表：,(3) 写出逻辑式并转换成“与非”式,Y2 = I4 + I5 + I6 +I7,Y1 = I2+I3+I6+I7,Y0 = I1+ I3+ I5+ I7,(4) 画出逻辑图,将十进制数 09 编成二进制代码的电路,2
