《EDA 与数字系统设计 第2版 教学课件 ppt 作者 李国丽 等编著 附录A》由会员分享，可在线阅读，更多相关《EDA 与数字系统设计 第2版 教学课件 ppt 作者 李国丽 等编著 附录A（31页珍藏版）》请在金锄头文库上搜索。
1、附录A MAX+plus2使用练习,例A-1 用原理图输入法设计一个3线-8线译码器。,步骤1、打开MAX+plus2； 步骤2、选择FileNew Project Wizard命令，弹出图A-2所示Introduction对话框，选Next ，在图A-3所示的对话框中指明工程所在的工作库文件夹、工程名称和顶层文件实体名称，例中工程名称和顶层实体名称均为L38。,例A-1,在图A-3中选择Next，出现图A-4对话框：,例A-1,在此对话框中选择Add，Next，进入选择目标芯片对话框，如图A-5所示。若使用Altera的DE2开发板，这里应该选择Cyclone II系列下的EP2C35F67
2、2C6器件。,例A-1,在此对话框中选择Next，进入选择仿真器和综合器类型对话框，如图A-6所示。,例A-1,在此对话框中选择Next，进入工程设置总结对话框，如图A-7所示。 选择Finish，则工程设置结束。,例A-1,步骤3、原理图编辑 项目建立后，便可进行电路设计。目前项目中没有包含任何文件，执行File菜单下的New命令可弹出图A-8所示文件类型选择对话框，在Device Design Files栏中选择Block Diagram/Schematic File，进入图A-9所示bdf文件编辑界面。,例A-1,步骤4：原理图设计输入 （1） 元器件放置 在图A-9编辑界面空白处双击鼠
3、标左键，弹出器件选择界面如图A-10所示，图中Symbol Libraries中列出文件目录分别的是基本元器件库、宏功能库和其它元器件库。选择其中任一库，如基本元器件库，点击所需的元件或在Name中输入元件名，如and3（三输入与门）、not（非门）、input（输入端口）、output（输出端口）等，OK即可。 若要安放相同的元件，只要按住Ctrl键，同时用鼠标拖动该元件。,例A-1,例A-1,（2） 在器件之间添加连线图A-11在器件之间添加连线 把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。,例A-1,步骤5：给输入、输出引脚命名 电路图绘制完成后
4、，给输入、输出引脚命名，即将PIN_NAME改为：a,b,c和y0,y1,y7,例A-1,步骤6：保存原理图 在菜单File Save下保存原理图，对于第一次输入的新原理图，出现类似文件管理的对话框，将文件存入用户库、文件名为L38.bdf，并将文件加入前面建立的工程(点击“Project”菜单下的“Add/Remove Files in Project”),例A-1,步骤7、编译 选择MAX+Plus2下的Compiler项，或点击图A-13所示“编译”快捷图标，即可启动全程编译。编译过程中“Processing”窗口会显示相关信息，若发现问题，会以红色的错误标记条或深蓝色警告标记条加以提示
5、。警告信息不影响编译通过，错误信息则会使编译不能通过，必须加以排除。双击错误条文，光标将定位于错误处。通过编译后，将会出现编译成功提示。,例A-1,步骤8、时序模拟仿真 （1）新建vwf文件 在File菜单下，选择New窗口中Other Files中的Vector Waveform File项，如图A-14所示，新建仿真文件（vwf文件），弹出图A-15所示vwf文件编辑界面。,例A-1,（2）确定仿真时间和网格宽度 为设置满足要求的仿真时间区域，选择Edit菜单下的End Time项，指定仿真结束时间。另外，为便于对输入信号的赋值，通常还需要指定网格宽度。指定网格宽度可通过Edit菜单下的G
6、rid Size项来进行操作。例中将仿真结束时间设定为100ms（图A-16），网格宽度则设定为10ms（图A-17）。,例A-1,（3）编辑vwf文件 在端口列表空白处点击右键，选择“Insert Node or Bus”，弹出图A-18所示对话框；点击“Node Finder”，点击“List”找到设计中出现的输入输出端口；用A-19中“”或“”符号将全部或部分选中的端口调入仿真文件。仿真前需要对输入量进行赋值，可利用A-20中波形绘制工具条来进行输入节点a，b，c波形的编辑。编辑完成后将文件存盘，生成名为L38.vwf的波形文件。,例A-1,例A-1,例A-1,（4）启动仿真 在MAX+
7、plus2菜单下选择Simulator命令，或点击图A-13中的快捷图标，即可启动工程的仿真，仿真结束后可在vwf文件中观察仿真结果，如图A-21所示。分析仿真结果可见，波形图满足表1-2-1所列的3线-8线译码器的真值表（注意有仿真延时和竞争冒险现象）。,例A-1,步骤9：管脚分配 仿真模拟正确后，就可以准备下载至PLD芯片进行硬件验证了。为确定设计电路在FPGA器件中的位置，需要将设计的输入输出端口与FPGA器件的管脚建立对应关系，也就是完成设计的“管脚分配”工作。启动MAX+plus2 Ploorplan Editor菜单，则显示该设计项目的信号列表和目标芯片的管脚图，如图A-22所示。
8、在MAX+plus2中，管脚分配有自动和手动两种方式，自动方式由软件自动完成管脚分配，手动方式则由用户完成管脚分配。尽管自动分配管脚操作简单，但由于自动分配管脚的任意性，会给用户在连线和验证设计时带来很多不便，所以建议使用手动方式分配管脚。,例A-1,例A-1,注意1：芯片上有一些特定功能的管脚，进行管脚编辑时一定要注意不能使用它们。另外，在实验步骤中若选择器件为Auto，则不允许对管脚进行再分配。 注意2：管脚分配时应注意实验板的实际情况分配管脚。,例A-1,本工程分配管脚时，输入逻辑信号a,b,c与数据开关相连，输出电平y0,y1,y7与发光二极管相连（双击Location下的空白行可以进
9、行管脚选择），如图A-24所示。,例A-1,管脚分配结束后，需要对工程再进行一次编译，以将管脚对应关系存入设计，并在工程中产生可以进行下载的SOF文件。,例A-1,步骤10：下载（以DE2开发板为例） 通过USB编程电缆连接PC机与DE2开发板，并利用适配器为DE2系统通上电源。将“Run/Program”开关打至“Run”档，按下红色电源开关，启动DE2系统。 选择MAX+plus2Programmer命令，或者点击图A-13中下载的快捷图标，即可打开下载流程界面。在下载之间，首先需要进行硬件设置，点击界面中“Hardware Setup”按钮，在“Hardware Setting”中选择“
10、USB blaster”。将下载模式确定为“JTAG”，在“Program/Configure”复选框内打“”，便可开始下载，如图A-25所示。点击“Start”按钮，MAX+plus2软件便将设计（L38.sof）载入FPGA器件。用户可以通过改变选定的拨盘开关状态观察四个数码管相应的显示变化。,例A-1,例A-1,步骤11：设计文件下载至芯片后，根据步骤九管脚分配的结果，改变数据开关的电平，验证发光管的状态是否满足表1-2-1。硬件系统示意图,例A-2 用Verilog HDL设计一个3线-8线译码器,步骤1、2与原理图输入法时相同。 步骤3、启动File New菜单，如图A-27所示，选
11、择 Verilog HDL File，OK。,例A-2,步骤4、在Verilog HDL硬件描述语言输入界面下，键入Verilog HDL代码 ： module decoder(out,in); output7:0 out; input2:0 in; reg7:0 out; always(in) begin case(in) 3d0:out=8b00000001; 3d1:out=8b00000010; 3d2:out=8b00000100; 3d3:out=8b00001000; 3d4:out=8b00010000; 3d5:out=8b00100000; 3d6:out=8b01000000; 3d7:out=8b10000000; endcase end endmodule,例A-2,步骤5、保存设计文件 在菜单File Save as下保存文本文件，生成decoder.v文件。 编译、仿真、管脚分配、下载等步骤与图形输入法相同。,例A-2,注意：.v文件描述的功能模块可以生成一个符号，放在用户库中，供其它原理图输入文件调用，调用的方法与从器件库中取元器件的方法相同。生成功能模块的方法为：选择菜单filecreateupdatecreate symbol files for current file，经过与编译相同的过程后，生成的功能模块被放入用户库，如图A-28所示。,
