《数字逻辑电路测试与设计 第2版 教学课件 ppt 作者 李玲 第4章 触发器与时序电路》由会员分享，可在线阅读，更多相关《数字逻辑电路测试与设计 第2版 教学课件 ppt 作者 李玲 第4章 触发器与时序电路（87页珍藏版）》请在金锄头文库上搜索。
1、第4章 触发器和时序电路,第4章 触发器和时序电路,第4章 触发器和时序电路,4.1 概述 4.2 基本RS触发器 4.3 边沿D触发器 4.4 边沿JK触发器 4.5 同步时序电路分析 4.6 集成计数器 4.7 移位寄存器 4.8 数字钟电路的设计与制作 4.9 知识小结,4.1 概述,时序逻辑电路： 输出状态不仅取决于电路当时的输入，还与电路原来的状态有关；时序逻辑电路由组合逻辑电路加记忆电路组成。而记忆电路是由触发器组成的。,组合逻辑电路： 输出状态仅取决于电路当时的输入；,第4章 触发器和时序电路,外部输入信号,外部输出信号,驱动信号,状态信号,时序逻辑电路的模型：,第4章 触发器和
2、时序电路,描述时序逻辑电路的三个方程:, 输出方程: Z(tn)=FX(tn),Q (tn), 驱动方程: W(tn)=GX(tn),Q (tn), 状态方程: Q(tn+1)=HW(tn),Q (tn),4.1 概述,时序逻辑电路的特点,任一时刻电路的输出信号不仅取决于当前的输入信号，而且还取决于电路原来的状态。,时序逻辑电路的分类,根据存储单元的状态改变是否在统一的时钟脉冲控制下同时发生来分：同步时序电路；异步时序电路。,第4章 触发器和时序电路,4.1 概述,时序逻辑电路的分类,（1）按存储电路中存储单元状态改变的特点分类,同步时序电路 异步时序电路,（2）按输出信号的特点分类,米里（M
3、ealy）型 摩尔（Moore）型,（3）按时序电路的逻辑功能分类,计数器 寄存器 移位寄存器,第4章 触发器和时序电路,4.1 概述,4.2 基本RS触发器,（a）逻辑电路图 （b）逻辑符号,功能真值表,第4章 触发器和时序电路,基本RS触发器应用开关消抖动电路,（a）原理电路图 （b）输入、输出波形,尽管输入由于开关的抖动使电信号产生了不稳定的脉冲，但输出波形却为稳定的无瞬时抖动的脉冲信号,知识拓展：,第4章 触发器和时序电路,由于机械触点存在弹性，这就决定了当它闭合时产生反弹的问题，反映在电信号上将产生不规则的脉冲信号,(a)逻辑电路图 (b)逻辑符号,1.同步RS触发器,为了协调各部分
4、的工作状态,常常要求电路中的触发器同一时刻动作，必须引入同步信号。,第4章 触发器和时序电路,知识拓展：,2.带有直接清零端和置位端的同步RS触发器,同步RS触发器比基本RS触发器多了CP时钟的控制，但是要求RS不能同时为1，使用在某些时候会受到限制。,同步RS触发器和逻辑符号,第4章 触发器和时序电路,知识拓展：,当CP=0时,无论D的状态如何,输出的状态保持不变； 当CP=1时,D的状态改变才会使得输出的状态可能改变。,3.同步D触发器,特征方程为：,CP信号高电平期间,输入D的变化会随时反映到输出端。若由于外界干扰使得输入D信号发生变化，则输出状态也会发生变化。,空翻现象,抗干扰能力较差
5、,第4章 触发器和时序电路,知识拓展：,4.主从D触发器,在CP=1期间，主锁存器打开, D的状态反映在主锁存器的输出端,所以Y=D(D=0时，S=0，R=1，输出为置0状态。D=1时，S=1，R=0，输出为置1状态。)；从锁存器的CP信号为低电平,输出Q保持不变。,在CP=0期间，主锁存器输出保持前一时刻的状态不变(Y=D)；此时从锁存器的CP信号为高电平，从锁存器打开，输出Q接收输入信号的状态( ),所以输出,主从D触发器的输出状态改变是在CP信号下降沿到来时才完成的。 “”表示“CP高电平时主锁存器接收数据，而CP下降沿时,输出状态才可能发生变化”。,第4章 触发器和时序电路,知识拓展：
6、,5.边沿D触发器,维持阻塞边沿D触发器原理图和逻辑符号,特征方程：,只有当CP上升沿到来时，触发器的状态会跟随输入信号D的变化而变化，在CP脉冲信号的其它时刻，触发器均保持Q状态不变。,第4章 触发器和时序电路,知识拓展：,4.3 边沿D触发器,边沿D触发器的逻辑符号:,边沿D触发器的输出状态不仅与输入信号D的当前状态及CP脉冲信号的有效边沿（上升沿或下降沿）有关，还与CP脉冲到来之前的电路状态有关。,用三角标志“” 表示边沿触发,第4章 触发器和时序电路,特征方程：,D触发器功能真值表,波形图:,第4章 触发器和时序电路,4.3 边沿D触发器,【技能训练4-1】集成边沿D触发器构成二分频电
7、路,任务要求：用集成边沿D触发器74LS74构成二分频电路，并用Multisim9.0或同类软件仿真验证。,集成边沿D触发器74LS74简介,第4章 触发器和时序电路,4.3 边沿D触发器,测试步骤：,1）打开Multisim9.0或其它同类软件。 2）如图放置74LS74、VCC、DGND，并如图连接，将置1端（1PR）和置0端（1CLR）接Vcc，再将1D端和（1Q）端相连。之后，在Place Sources/SIGNAL_VOLTAGE_SOURCES/菜单下放置CLOCK_ SOURCES,“+”端连接D触发器的1CLK端,另一端接地。 3）在Instruments中放置示波器Osci
8、lloscope，A通道接1CLK信号，B通道接1Q端，之后RUN运行程序，执行仿真。 4）仔细观察图3-13中示波器上A、B通道的波形，它们之间的频率的关系是 。 5）若将D触发器按图3-14连接，请画出Q1Q0在6个CP脉冲作用下的波形，并判断该电路实现的逻辑功能是 （二分频/4分频/八分频）。 6）若需要构成16分频电路，则如何用D触发器实现，画出电路图，并仿真验证。,第4章 触发器和时序电路,【技能训练4-1】集成边沿D触发器构成二分频电路,图例一：,第4章 触发器和时序电路,【技能训练4-1】集成边沿D触发器构成二分频电路,图例二：,第4章 触发器和时序电路,【技能训练4-1】集成边
9、沿D触发器构成二分频电路,JK触发器功能真值表,波形图（时序图）,第4章 触发器和时序电路,4.4 边沿JK触发器,边沿JK触发器逻辑符号,JK触发器状态转移图,【技能训练4-2】集成边沿JK触发器74LS112逻辑功能仿真测试,任务要求： 1、测试集成边沿JK触发器74LS112逻辑功能，并构成T触发器，T触发器。 2、用74LS112和非门构成D触发器。 3、用Multisim9.0或同类软件仿真验证。,第4章 触发器和时序电路,1. 打开Multisim9.0或同类软件，按图3-19连接电路 2. 将 （1PR）接低电平, （1CLR）接高电平，改变 、 、 （分别置高电平或低电平），观
10、察输出端 和 的变化，并将观察结果记入表3-5中。 3. （1CLR）接低电平， （1PR）接高电平，改变J、K、CP（分别置高电平或低电平），观察输出端Q和 的变化，并将观察结果记入表3-5中。,测试步骤：,表3-5 74LS112使能测试,第4章 触发器和时序电路,【技能训练4-2】集成边沿JK触发器74LS112逻辑功能仿真测试,4、 和 接高电平，按照表4-6中要求，测试其逻辑功能。,表4-6 74LS112功能测试,第4章 触发器和时序电路,【技能训练4-2】集成边沿JK触发器74LS112逻辑功能仿真测试,5、将J端和K端接在一起，就构成了T触发器，当J=k=T=0时，T触发器的状
11、态 （置0/置1/保持/翻转）；当J=k=T=1时，T触发器的状态为 （置0/置1/保持/翻转）。因此T触发器只有两种状态， 和 （置0/置1/保持/翻转）。 6、将T触发器的T端接于高电平，称为T触发器，T触发器的特点是：每来一个有效边沿触发，则触发器的状态改变一次，因此T触发器可以实现 （二/4）分频功能。 7、将JK触发器的J端经非门后加到K端，将J作为输入（相当于D），这样就构成了D触发器，根据表3-7要求测试D触发器逻辑功能。,表4-7 D触发器功能测试,第4章 触发器和时序电路,【技能训练4-2】集成边沿JK触发器74LS112逻辑功能仿真测试,4.5同步时序电路分析,4.4.1时
12、序逻辑电路的组成,时序电路构成框图,X( x1,x2xm)代表输入信号， Y( y1,y2yn)代表输出信号。 Z( z1,z2zk)代表存储电路的输入信号， Q(q1,q2ql)代表存储电路的输出信号。,时序 逻辑 电路,同步时序电路： 所有触发器的CP时钟端都接在一起，电路中的触发器在统一时钟的作用下同时动作。,异步时序电路：触发器不是同时动作。,第4章 触发器和时序电路,4.4.2 同步时序电路分析,分析同步时序电路的步骤： 1. 从给定的逻辑图中给出每个触发器的驱动方程（输入方程）。（即：存储电路中每个触发器输入信号的逻辑表达式），同时写出电路的输出方程（若没有输出可以不写）； 2把得
13、到的驱动方程代入相应触发器的特征方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组； 3根据电路的状态方程、输出方程列出电路各触发器现态、次态、输入、输出的功能真值表； 4根据功能真值表，画出状态转移图； 5根据状态转移图判断逻辑功能； 6判断电路是否可以自启动。,4.5同步时序电路分析,【例4.1】说明图3-21所示电路的时序电路功能，写出电路的驱动方程、状态和输出方程，画出电路的状态转移图，并判断电路的逻辑功能。,解：1. 写出该电路触发器的输入方程和电路的输出方程：,2. 由触发器的特征方程 ，求出各触发器的次态方程：,第4章 触发器和时序电路,4.5同
14、步时序电路分析,真值表,3. 列出电路输入、现态、次态及输出的真值表：,4画出电路的状态转移图,5写出所实现的逻辑功能： 当X为1时，该时序电路功能为模4计数器。当X为0时，该电路保持原有状态不变；X称为控制端，控制计数器进入计数状态或者保持状态。,第4章 触发器和时序电路,4.5同步时序电路分析,【例4.2】说明图3-23所示时序电路的功能，写出电路的驱动方程、状态和输出方程，画出电路的状态转移图、判断电路逻辑功能，并检查电路是否具有自启动功能。,解：1、写出该电路触发器的输入方程、输出方程：,2、根据JK触发器的特征方程,第4章 触发器和时序电路,4.5同步时序电路分析,真值表,3、列出电
15、路的现态、次态及输出的状态转移真值表,4、画出电路的状态转移图：,5、从上述状态转移图中可以看出：该同步时序电路每来一个脉冲，状态Q3Q2Q1的变化是从000001010011100000，此时输出Z为1，因此该电路是模5计数器，Z为进位信号。,6、判断电路是否可以自启动：该电路可以自启动。,第4章 触发器和时序电路,4.5同步时序电路分析,【技能训练4-3】同步时序电路逻辑功能仿真测试,任务要求： 1、用上述同步时序逻辑电路分析方法分析图3-25电路逻辑功能。 2、用Multisim9.0或同类软件仿真测试图3-25电路逻辑功能，并和1的分析结果对比。 3、验证电路是否有自启动功能。,第4章
16、 触发器和时序电路,测试步骤： 1）分析图3-25时序逻辑电路功能，画出状态转移图。 2）打开Multisim9.0，按参考图3-26连接电路。 （注1：图中的JK触发器用74LS12,图中的D触发器用74LS74，由于74LS112为下降沿触发，而74LS74为上升沿触发，所以在74LS112的CLK的时钟之后接非门到74LS74； 注2： 所有的置0端和置1端皆接于开关上，以便将触发器的输出置0或置1； 注3： 时钟信号CLK用开关模拟，这只能用于仿真中，而实际电路中，由于存在开关抖动，不能用此方法产生时钟信号，必须加消抖动电路方可。） 3）正确接线后，将所有触发器的状态置于0。按动CLK信号开关键，记录每来一个下降沿时，触发器的状态变化。 结论：该电路的功能是
