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1、,任务4 数字钟计时电路的设计与制作 认识时序逻辑电路,教学目录,1,2,3,4,4.5 任务的实现,5,4.1 时序逻辑电路的分析,4.1.1 时序逻辑电路概述,1.时序逻辑电路结构特点,输出方程：,驱动方程：,状态方程：,注意: 不是每一个时序逻辑电路都有如图所示的完整形式，有些可能没有组合逻辑电路部分或者没有输入变量，但必须有触发器。,4.1 时序逻辑电路的分析,4.1.1 时序逻辑电路概述,2.时序逻辑电路的分类,根据触发器状态更新与时钟脉冲CP是否同步，可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两大类。 在同步时序逻辑电路中，所有触发器的状态在同一时钟脉冲 CP的协调控
2、制下同步变化。 在异步时序逻辑电路中，只有部分触发器的时钟输入端与系统时钟脉冲源CP相连，这部分触发器状态的变化与系统时钟脉冲同步，而其他触发器状态的变化往往滞后于这部分触发器。,同步时序逻辑电路的工作速度明显高于异步电路，但电路复杂。,4.1 时序逻辑电路的分析,4.1.2 时序逻辑电路分析的一般步骤,时序逻辑电路的分析是根据已知的逻辑电路图，找出电路状态和输出信号在输入信号和时钟脉冲信号作用下的变化规律，确定电路的逻辑功能。,对时序逻辑电路进行分析的一般步骤是：列写电路方程列状态转换表说明电路的逻辑功能画出状态转换图和时序图。,【例4-1】分析图示电路的逻辑功能，画出状态转换图和时序图。,
3、4.1 时序逻辑电路的分析,4.1.2 时序逻辑电路分析的一般步骤,解：1.写出电路方程,(1)输出方程:,(2)驱动方程:,(3)各触发器状态方程:,4.1 时序逻辑电路的分析,4.1.2 时序逻辑电路分析的一般步骤,2.列状态转换表,表4-1 例4-1的列状态转换表,3.逻辑功能说明,电路在输入第六个CP后，返回到原来的状态，同时输出端Y输出一个进位信号，因此，电路为一个同步六进制加法计数器。,4.画状态转换图和时序图,4.1 时序逻辑电路的分析,4.1.2 时序逻辑电路分析的一般步骤,当电路处于010或101状态时，在CP脉冲作用下，这两个状态之间交替循环变换，不能进入有效循环，所以该电
4、路没有自启动能力。,4.2 寄存器,4.2.1 数码寄存器,功能 接收、存放、传送数据,组成 触发器和门电路,一个触发器就是一个最简单的寄存器，能存放1位二进制代码，n个触发器能存n位二进制代码。,分类：,4.2 寄存器,4.2.1 数码寄存器,数据传递 / 置数,4.2 寄存器,4.2.1 数码寄存器,集成数码寄存器种类较多，常见的有4D触发器(如74LS175)、6D触发器(如74LS174)、8D触发器(如74LS374、74LS377)等。,数码寄存器还可以由锁存器构成，锁存器与触发器的区别是：其送数脉冲为一使能信号,当使能信号到来时，输出跟随输入数码的变化而变化；当使能信号结束时，输
5、出保持使能信号跳变时的状态不变。由锁存器组成的寄存器，常见的有8 D锁存器(如74LS373)。,4.2 寄存器,4.2.2 移位寄存器,移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存放的代码能在移位脉冲的作用下依次左移或右移。,关于左移右移：,一般规定右移是向高位移(即数码先移入最低位)，左移是向低位移(即数码先移入最高位)，而不管看上去的方向如何。,右移：Q0 Q3 (0 to 3 的移位)； 左移：Q3Q0 (3 to 0 的移位)。,(1)右移寄存器,1.单向移位寄存器,高位 低位,原数据 1 0 0 1,右移： 串出 1 0 0 1 X 串入,左移
6、： 串入 X 1 0 0 1 串出,4.2 寄存器,4.2.2 移位寄存器,(1)右移寄存器,1.单向移位寄存器,4.2.2 移位寄存器,(1)右移寄存器,1.单向移位寄存器,0,DR,Q0,1,0,1,Q1,Q2,Q3,1,1,1,0,0,1,0,0,0,0,1,0,0,0,0,0,0,0,0,0,DR=1011,4.2.2 移位寄存器,(1)右移寄存器,1.单向移位寄存器,表4-1 右移寄存器中数码移动情况,4.2.2 移位寄存器,串入/并出（串出）移位寄存器,(1)右移寄存器,1.单向移位寄存器,4.2.2 移位寄存器,图4-8 右移寄存器中数码移动过程时序图,(1)右移寄存器,1.单向
7、移位寄存器,4.2.2 移位寄存器,图4-9 串行（并行）输入/串行输出移位寄存器,(2)左移寄存器,1.单向移位寄存器,4.2.2 移位寄存器,图4-10 由D 触发器组成的4位左移寄存器,(3)集成单向移位寄存器,1.单向移位寄存器,4.2.2 移位寄存器,1)74LS164：串行输入/并行输出8位移位寄存器,图4-11 发光二极管循环点亮电路,74LS164有两个可控串行数据输入端A和B，当A或B任意一个为0时，在CP上升沿作用下Q0n+1 =0；当A或B中有一个为高电平时，允许另一个串行输入数据，并在CP上升沿作用下决定Q0n+1的状态。,(3)集成单向移位寄存器,1.单向移位寄存器,
8、4.2.2 移位寄存器,2)74LS165：并行(串行)输入/互补输出8位移位寄存器,当 时，并行数据(D0D7)被直接置入寄存器； 当 时，并行置数功能被禁止。 当CP0、CP1中有一个为高电平时，另一个时钟被禁止。 当CP0为低电平并且 时，则在CP1作用下可以将D0D7的数据逐位从Q7端输出。,图4-12 8位并行/串行转换电路,右移位寄存器和左移位寄存器的电路结构是基本相同的，若适当加入一些控制电路和控制信号，就可以将右移位寄存器和左移位寄存器合在一起，构成双向移位寄存器。,2.双向移位寄存器,4.2.2 移位寄存器,图4-13 74LS194的逻辑符号和引脚排列图,2.双向移位寄存器
9、,4.2.2 移位寄存器,异步清零,左移送数端,并行数据输入,右移送数端,并行数据输出,移位时钟,方式控制,M1 M0 = 00 ，保持 M1 M0 = 01 ，右移 M1 M0 = 10 ，左移 M1 M0 = 11 ，并行置数,2.双向移位寄存器,4.2.2 移位寄存器,表4-3 74LS194的功能表,2.双向移位寄存器,4.2.2 移位寄存器,由双向移位寄存器74LS194构成的扭环形计数器。,构成2N=24=8 进制计数器,2.双向移位寄存器,4.2.2 移位寄存器,由双向移位寄存器74LS194构成的扭环形计数器。,构成2N-1=24-1=7 进制计数器,4.3 计数器,计数器用以
10、统计输入脉冲CP个数的电路。,计数器的分类：,（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。,（1）按计数进制可分为二进制计数器和非二进制计数器。 非二进制计数器中最典型的是十进制计数器。,（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。,4.3 计数器,4.3.1 异步计数器,1. 异步二进制计数器,异步二进制计数器是计数器中最基本、最简单的电路，它一般由接成T型(计数型)触发器连接而成，计数脉冲加到最低位触发器的CP 端，其他各级触发器由相邻低位触发器的输出状态变化来触发。,(1)异步二进制加法计数器,图4-16是利用3个下降沿触发的JK触发器构成
11、的异步3位二进制加法计数器，JK触发器的J、K输入端均接高电平，具有T触发器的功能。计数脉冲CP 加至最低位触发器FF0的时钟端，低位触发器的Q 端依次接到相邻高位触发器的时钟端，因此它是一异步计数器。,(1)异步二进制加法计数器,图4-16 由JK触发器构成的异步3位二进制加法计数器,表4-5 3位二进制加法计数器的状态转换表,(1)异步二进制加法计数器,(1)异步二进制加法计数器,3位二进制加法计数器也可采用上升沿D触发器来构成，如图4-18所示。图中各D触发器连成T型，需要注意的是：上升沿触发时高位触发器的时钟端接相邻低位触发器的 端。,4-18 由D触发器组成的异步3位二进制加法计数器
12、,(1)异步二进制加法计数器,4-19 上升沿触发的异步3位二进制加法计数器时序图,(2)异步二进制减法计数器,图4-20 由JK触发器组成的异步3位二进制减法计数器,图4-21下降沿触发的异步3位二进制减法计数器时序图,(2)异步二进制减法计数器,表4-6 3位二进制减法计数器状态转换表,4.3 计数器,4.3.1 异步计数器,2. 异步十进制计数器,异步十进制计数器通常是在二进制计数器基础上，通过脉冲反馈消除多余状态(无效状态)后实现的，且一旦电路误入无效状态后，它应具有自启动性能。,图4-22 8421BCD码异步十进制加法计数器,4.3 计数器,4.3.1 异步计数器,2. 异步十进制
13、计数器,表4-7 8421BCD码异步十进制加法计数器状态转换表,2. 异步十进制计数器,2. 异步十进制计数器,图4-23 8421BCD码异步十进制加法计数器状态转换图,电路有自启能力。,2. 异步十进制计数器,图4-24 8421BCD码异步十进制加法计数器时序,4.3 计数器,4.3.2 同步计数器,1. 同步二进制计数器,同步二进制加法计数器中各触发器的翻转条件： 1)最低位触发器每输入一个计数脉冲翻转一次。 2)其他各触发器都是在其所有低位触发器的输出端Q 全为1时，在下一个时钟脉冲触发沿到来时状态改变一次。,4.3 计数器,4.3.2 同步计数器,2. 同步十进制计数器,4.3
14、计数器,4.3.3 集成计数器,1. 集成同步计数器,(1)74LS16174LS163,74LS16074LS163是一组可预置数的同步计数器，在计数脉冲上升沿作用下进行加法计数，74LS161和74LS163是4位二进制加法计数器，74LS160和74LS162是十进制加法计数器。,4.3 计数器,4.3.3 集成计数器,1. 集成同步计数器,(1)74LS16174LS163,并行置数端,并行数据输出,进位输出端,计数脉冲,计数控制端,清零端,4.3 计数器,4.3.3 集成计数器,1. 集成同步计数器,(1)74LS16174LS163,74LS161的功能表见表4-8，74LS163
15、的功能表与表4-8类似，只是同步清零。,表4-8 74LS161的功能表,1)清零功能；2)同步并行预置数功能；3)计数功能；4)保持功能。,并行置数端,并行数据输出,进位输出端,计数脉冲,计数控制端,清零端,置数控制端，低电平有效；LD=0时Q3Q2Q1Q0=D3D2D1D0,4.3 计数器,4.3.3 集成计数器,1. 集成同步计数器,(1)74LS16174LS163,4.3 计数器,4.3.3 集成计数器,1. 集成同步计数器,(1)74LS16174LS163,74LS160的功能表见表4-9，74LS162的功能表与表4-8类似，只是同步清零。,表4-9 74LS160的功能表,1
16、)清零功能；2)同步并行预置数功能；3)计数功能；4)保持功能。,4.3 计数器,4.3.3 集成计数器,1. 集成同步计数器,(2)74LS192和74LS193,74LS192和74LS193为可预置数同步加/减可逆计数器，它们的逻辑符号和引脚排列完全相同，如图4-29所示。其中74LS193是4位二进制计数器，74LS192是8421BCD码十进制计数器。,并行置数端,置数控制端， 低电平有效; LD=0时， Q3Q2Q1Q0=D3D2D1D0,借位输出端,进位输出端,并行数据输出,加计数脉冲,减计数脉冲,异步清零端,4.3 计数器,4.3.3 集成计数器,1. 集成同步计数器,(2)74LS192和74LS193,4.3 计数器,4.3
