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1、1、2、3、4、5、EDA的基本概念EDA(Electronic Design Automation)：电子设计自动化；FPGA（Field Programmable Gate Array）：现场可编程逻辑门阵列；VHDL（Very high speed Hardware Description Language）：非常高速度的硬件描述语言；CPLD（Complex Programmable Logic Device）：复杂的可编程逻辑器件。6、 VHDL语言组成（1） 实体：描述了电路器件的外部情况及各信号端口的基本性质；（2） 结构体：描述电路器件的内部逻辑功能和电路结构；（3） 块、子程
2、序和进程：在VHDL程序设计中，结构体由多个BLOCK块构成的，PROCESS结构是最能体现VHDL语言特色的语句，利用子程序能够更有效地完成重复性的工作。（4） 库和程序包：用来描述和保留元件、类型说明函数、子程序等，以便在其他设计中可以随时引用这些信息，提高设计效率；（5） 配置：将不同元件通过配置安装到不同的设计实体中。1、 实体结构 entity 实体名 is2、 端口模式 in out buffer inout 3、 结构体名 architecture 结构体名 of4、 数据对象信号SIGNAL 变量VARIABLE基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元
3、适用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程中使用行为特性 在进程的最后才对信号赋值 立即赋值常量 constant3、 基本语句（case，if，wait，process）1. case 表达式 is When 值1=表达式；.when others=null； end case2. （1）门闩结构（P166） (2) if 条件1 then 表达式1； elsif 条件2 then 表达式2； else 表达式4； End if；3. Process （P161） （1）语法结构 （2）进程与进程之间的关系 进程里面是顺序语句，不能调换；进程外面是同时进行的并行语句。4、
4、 数据类型，操作符（P324-P332） 1.VHDL预定义数据类型 布尔类型、位数据类型、位矢量类型、字符类型、整数类型、实数类型、字符串类型、时间类型、文件类型。 2.IEEE预定义标准逻辑位与矢量标准逻辑位数据类型、标准逻辑矢量数据类型 3.其他预定义标准数据类型 无符号数据类型、有符号数据类型。5、 程序设计1. 组合逻辑电路：加法器、编码器、译码器、选择器2. 时序逻辑电路：计数器、寄存器（D触发器）、常规的逻辑门3. 组合电路：交通灯、数字频率计、乘法器 交通灯 说明部分、组合部分、时序部分4. 改错 （1）分号掉了 （2）括号 （3）名字不一致 （4）语句错误（少了end）（5）
5、 前面没有定义，后面直接使用了 5、乘法器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY multi ISPORT (A,B: IN STD_LOGIC_VECTOR (2 DOWNTO 0); M : OUT STD_LOGIC_VECTOR (5 DOWNTO 0);END ENTITY;ARCHITECTURE behav OF multi ISSIGNAL temp1 : STD_LOGIC_VECTOR (2 DOWNTO 0);SIGNAL temp2 : STD_LOG
6、IC_VECTOR (3 DOWNTO 0);SIGNAL temp3 : STD_LOGIC_VECTOR (4 DOWNTO 0);BEGIN temp1 = A WHEN B(0)=1 ELSE 000; temp2 = (A & 0) WHEN B(1)=1 ELSE 0000; temp3 = (A & 00) WHEN B(2)=1 ELSE 0000; M = temp1 + temp2 + (0 & temp3);END;六、软件的使用（1） VHDL语言编写程序（2） 画图（3） 波形（4） Quartus II的一般操作步骤 A、建立工作库文件夹和编辑设计文件 B、创建工程
7、 C、编译前设置 D、全程编译 E、时序仿真 F、应用RTL电路图观察器7、 标准逻辑位数据类型 Type bit is “0”、“1” Type std_logic is U(未初始化的) X（强未知的） 0（强逻辑0） 1（强逻辑1） Z（高阻态） W（弱未知） L（弱逻辑0） H（弱逻辑1） -（表示忽略）考试题型：一、选择 （9个）二、填空三、简答题 （4个）EDA的特点：缩短了研制周期，降低了设计成本，提高了设计的灵活性。EDA的组成部分：EDA的设计流程：（1）a、设计输入：将电路系统以一定的表达方式输入计算机。b、HDL文本输入：将使用了某种硬件描述语言的电路设计文本，如VHDL
8、的源程序，进行编辑输入。（2）综合：利用HDL综合器对设计进行综合。（3）适配：将由综合器产生的网标文件配置于指定的目标器件中，使之产生最终的下载文件。（4）时序仿真与功能仿真：让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟测试，以验证设计，排除错误。（5）编程下载：把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证。（6）硬件测试：将含有载入了设计文件的FPGA或CPLD的硬件系统进行统一测试。状态机（课本P235）四、计数器改错五、程序分析 组合、时序、几输入的六、程序设计（8选2）加法器、编码器、译码器、选择器、计数器、寄存器（D
9、触发器）、乘法器、常规的逻辑门选择器（4选1）library ieee;use ieee.std_logic_1164.all;entity mfp isport ( a,b,c,d: in std_logic; s: in std_logic_vector(0 to 1); y: out std_logic);end entity mfp;architecture one of mfp isbeginprocess(a,b,c,d,s)beginif s=00 then y=a; elsif s=01 then y=b; elsif s=10 then y=c;else y=d;end if;end process;end architecture one;D触发器在书的78页其他的程序都在练习本上
