《verilog hdl数字设计与综合 夏宇闻译(第二版)课后题答案》由会员分享，可在线阅读，更多相关《verilog hdl数字设计与综合 夏宇闻译(第二版)课后题答案（7页珍藏版）》请在金锄头文库上搜索。
1、第二章/*1-*/module IS;/.SC sc1;MEM mem1;Xbar xbar1;endmodule;module SC;/.endmodule;module Xbar;/.endmodule;module MEM;/.endmodule;module Top;IS is1;endmodule/*2-*/module FA;endmodulemodule Ripple_Add;FA fa0;FA fa1;FA fa2;FA fa3;Endmodule第三章/*1-*/a:8b0111_1011b:16hxxxxc: -2(1010)-取反（1101）-再加一（1110）d: h1
2、234/*2-*/a:正确b:正确c:正确d:正确/*3-*/ a ： 合法 b ： 合法 c ： 不合法，含有$ 为延时含义 d ： 标识符组成：字母数字下划线。/*4-*/a: wire 7:0 a_in;b: reg 31:0 c: integer count;d: time snap_shot;e: integer delays20;f: reg 63:0 mem256;g: parameter cach_size=256;/*5-*/a : 1010b: 10c : 400第四章/*1-*/模块的基本组成部分有哪些？哪几个部分必须出现？模块定义已关键字module开始，模块名，端口列
3、表，端口声明和可选的参数声明出现在其他部分的前面，endmodule必须为最后一条语句1）wire。reg和其他类型的变量的声明2）数据流语句 （assign，连续赋值语句）3）低层模块实例4）always和initial块，所有的行为语句都在这些块中5) 任务和函数。其中module和模块名和endmodule是必不可少的。/*2-*/一个不与外界环境交互的模块是否有端口？模块定义中是否有端口列表？不与外界交互即没有端口列表，在没有端口的情况下端口列表也是不存在的。/*3-*/module shift_reg(reg_in3:0 , clock , reg_out3:0 );input 3:
4、0 reg_in;input clock;output 3:0 reg_out;/.endmodule;/*4-*/connect in ordermodule stimulus();reg 3:0 REG_IN;wire 3:0 REG_OUT;reg CLK;shift_reg sr1(REG_IN,CLK,REG_OUT);endmodule/*5-*/connect by namemodule stimulus();reg 3:0 REG_IN;wire 3:0 REG_OUT;reg CLK;shift_reg sr1(.clock(CLK) ,.reg_in(REG_IN) , .
5、reg_out(REG_OUT) );endmodule/*6-*/stimulus.REG_INstimulus.CLK;stimulus.REG_OUT;/*7-*/stimulus.sr1;stimulus.sr1.clock;stimulus.sr1.reg_in;stimulus.sr1.reg_out;第五章/*1-*/利用双输入的nand门设计自己的与或非门。/my_andmodule my_and(out , in1,in2);input in1,in2;output out;endmodule/my_notmodule my_not(out , in1);input in1;
6、output out;nand(out , in1 ,in1 );endmodule/my_andmodule my_or(out ,in1 ,in2);wire t;nand(t,in1,in2);nand(out,t,t);/endmodule/*2-*/使用上题中完成的my_or，my_and，my_not构造一个双/输入的xor门，其功能是计算z=xy+xy/*3-*/全加器module sum(a,b,c_in,sum,c_out);input a,b,c_in;output sum,c_out;wire y1,y2,y3,y4;wire x1,x2,x3;or(sum,y1,y2,
7、y3,y4);and(y1,a,b,c_in);and(y2,x1,b,x3);and(y3,x1,x2,c_in);and(y4,a,x2,x3);not(x1,a);not(x2,b);not(x3,c);wire j1,j2,j3;or(c_out,j1,j2,j3);and(j1,a,b);and(j2,b,c_in);and(j3,a,c_in);endmodule/*4-*/带有延时的SR锁存器module SR(reset , q ,set , qbar);input reset,set;output q,qbar;wire line1,line2;nor( line2 , re
8、set ,line1 );nor( line1, set ,line2 );endmodule/*-ISE中一个端口如何接多根线?*/*5-*/module select(out,in1,in2,s);input in1,in2,s;output out;/3为上升延迟，4为下降延时，5为关断延迟。bufif1 #(1:2:3,3:4:5,5:6:7) b2(out,in1,s);bufif0 #(1:2:3,3:4:5,5:6:7) b1(out,in2,s);endmodule/*-*/第六章/*1-*/全减器/输入 :x,y,z(前面的借位)/输出： 差和借位module sub(x,y
9、,z,D,B);input x,y,z;output D,B;wire y0,y1,y2,y3;wire j1,j2,j0;/非门not(j0,x);not(j1,y);not(j2,z);and(y0,j0,j1,j2);and(y1,j0,y,j2);and(y2,x,j1,j2);and(y3,x,y,z);or(D,y0,y1,y2,y3);/Bwire a1,a0,a2;and(a0 , j0 ,y);and( a1, j0, z);and( a2, y , z);or(B,a1,a0,a2);endmodule/激励模块：module stimulus;/initial 从仿真0时刻开始，而且只执行一次，若程序中有若干个initial块，则并发执行。reg a,b,c;wire d,e;reg i;sub sub(a,b,c,d,e);initialfor(i=1 ;i0;) begin#5 ;a=1;b=1;c=0;#5;a=1;b=0;c=0
