FPGA教学课,件-QuartusII学习入门指南

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1、-_ 第一讲：第一讲：QUARTUSQUARTUS IIII 安装及工程建立安装及工程建立 .1 1. 1QUARTUSII 安装.1 1.1.1QuartusII 安装文件夹内容1 1.1.2QuartusII 安装步骤2 1.1.3QuartusII 破解步骤3 1. 2 工程建立.7 第二讲：第二讲：VERILOGVERILOG HDLHDL 语言的应用与仿真语言的应用与仿真 14 2.1 分频器原理说明14 2.2 编写 VERILOG HDL 程序.14 2.3 程序仿真24 第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及 IPIPI

2、PIP 核调用核调用核调用核调用 .35 第四讲：程序下载第四讲：程序下载第四讲：程序下载第四讲：程序下载 .61 4.1 引脚配置61 FPGA 教程Quartus II 入门指南 第一讲：第一讲：第一讲：QuartusQuartusQuartus IIIIII 安装及工程建立。安装及工程建立。安装及工程建立。 第二讲：第二讲：第二讲：VerilogVerilogVerilog HDLHDLHDL 语言的运用及仿真。语言的运用及仿真。语言的运用及仿真。 第三讲：原理图方式编程及第三讲：原理图方式编程及第三讲：原理图方式编程及 IPIPIP 核调用。核调用。核调用。 第四讲：程序下载。第四讲：

3、程序下载。第四讲：程序下载。 第一讲：Quartus II 安装及工程建立 1. 1QuartusII 安装 本指南的 QuartusII 版本是 QuartusII 7.2。 1.1.1QuartusII 安装文件夹内容 从网上下载或是从其它地方考贝来的 QuartusII7.2 文件夹内包含两个文件： 72_quartus_windows.exe 和压缩文件 Crack_QII72，如图 1-1 所示。 -_ 图 1-1 QuartusII 安装文件夹包含文件 1.1.2QuartusII 安装步骤 （1）双击 72_quartus_windows.exe 文件，出现 QuartusII7

4、.2 对话框，如图 1-2。 图 1-2 QuartusII7.2 对话框 （2）点击 Install 按钮，开始安装，等待完成出现 Quartus II 7.2 Setup 安装对话 框，如图 1-3，点击 Next，对话框变为图 1-4 所示，选择同意选项，点击 Next，直到出现图 1-5，单击 Finish 完成安装。 图 1-3 Quartus II 7.2 Setup 安装对话框 -_ 图 1-4 Quartus II 7.2 Setup 安装对话框 图 1-5 Quartus II 7.2 Setup 安装对话框 1.1.3QuartusII 破解步骤 （1）解压文件 Crack

5、_QII72，出现四个文件 license.DAT，Quartus_II_7.2_b151 破解器.exe，sys_cpt.dll，读我.txt，如图 1-6 所示，其中读我.txt 文件有破解说 明。 图 1-6 Crack_QII72 文件夹包含文件 （2）双击 Quartus_II_7.2_b151 破解器.exe 打开 Quartus_II_7.2_b151 破解器，如 图 1-7 所示。 -_ 图 1-7 Quartus_II_7.2_b151 破解器 （3）点击浏览按钮在路径 C:altera72quartusbin 找到 sys_cpt.dll 文件，单击应 用按钮，完成修补。

6、图 1-8 Quartus_II_7.2_b151 破解器 （4）双击桌面 Quartus II 7.2(32-Bit)快捷菜单，打开 Quartus II 7.2 软件， 如图 1-9。 -_ 图 1-9 Quartus II 软件界面 （5）如图 1-10 所示，点击菜单 Tools-License Setup，出现图 1-11 所示 的 Options 对话框。 图 1-10 点击 License Setup 选项 -_ 图 1-11 Options 对话框 （6）复制 Network Interface Card(NIC)ID 选项内的数值，获取网卡 IP。 （7）打开 License

7、.txt 文件，将复制的内容代替 HOSTID 的内容（共三处） ，并 保存，关闭文件，如图 1-12 所示。 图 1-12 license.txt 文件内更新 HOSTID （8）复制更新好的license.txt 文件到C:altera72 路径下。 （9）在步骤（5）的 Options 对话框中，点击浏览，找到 license.txt 文件， 如图 1-13 所示。 网卡 IP -_ 图 1-13 更新 license.txt 文件 1. 2 工程建立 （1）双击桌面 Quartus II 7.2(32-Bit)快捷菜单，打开 Quartus II 7.2 软件， 如图 1-14。 图

8、1-14 Quartus II 软件界面 （2）点击菜单 File-New Project Wizard 打开工程向导，如图 1-15，出现图 1-16 的工程向导。 找到license.txt 文件 点击 ok 完成破解 -_ 图 1-15 打开 Quartus II 新建工程向导 图 1-16 Quartus II 工程向导介绍 （3）点击 Next，出现图 1-17 所示的工程向导，选择工程路径，则工程名和顶 层文件名自动出现，在此将工程名和顶层文件名可的 Lab0-删除，如图 1-18 所 示。 -_ 图 1-17 Quartus II 工程向导工程路径，工程名和工程顶层文件名 图 1

9、-18 修改后 Quartus II 工程向导工程路径，工程名和工程顶层文件名 （4）点击 Next，出现图 1-19 所示的工程向导，可增加已有文件，在此保持默 工程路径 工程名 顶层文件名 工程路径 工程名 顶层文件名 -_ 认，不进行操作。 图 1-19 Quartus II 工程向导增加文件 （5）点击 Next，出现图 1-20 所示的工程向导，设置器件，这与所使用的 FPGA 有关，在此使用的是 Cyclone II 系列的 EP1C6Q240C8。 -_ 图 1-20 Quartus II 工程向导器件设置 （6）点击 Next，出现图 1-21 所示的工程向导，EDA 工具设置

10、，可以加入第三 方 EDA 工具，在此保持默认。 选择与硬 件匹配的 器件 -_ 图 1-21 Quartus II 工程向导EDA 工具设置 （7）点击 Next，出现图 1-22 所示的工程向导，总结前面所做的选择。 图 1-22 Quartus II 工程向导总结 （8）点击 Finish，完成工程新建向导，可观察到工程文件夹中包含工程相关 文件，如图 1-23 所示，只要双击工程文件，即可打开已有 工程，工程窗口如图 1-24 所示。 -_ 图 1-23 工程相关文件 图 1-24 工程窗口 资源管理栏 编译状态显示 工程栏 信息显示窗 -_ 第二讲：Verilog HDL 语言的应用

11、与仿真 2.1 分频器原理说明 本讲和第三讲的内容都是实现一个分频器，系统时钟为 50MHz（即 20ns） ， 通过分频产生一个频率为 10KHz（100us）的方波信号，其中参数可变，易于产 生不同频率的方波信号。 实现原理，计数器 counter 在系统时钟作用下，每一个系统时钟上升沿 counter 加 1，直到 2499(100us/2/20ns-1=2499)，分频 dividers_out 信号翻 转，并且复位计数器 counter，其原理如图 2-1 所示。 0+1. 系系统统时时钟钟clk 计计数数器器counter 分分频频信信号号 dividers_out 翻翻转转：由由

12、0变变为为 1或或由由1变变为为0 Tclk=20ns Tdividers_out/2=50us +1249902499.0 翻翻转转：由由0变变为为 1或或由由1变变为为0 图 2-1 分频器原理 本讲用 Verilog HDL 语言形式实现分频器，下一讲用原理图方式实现分频 器，通过这两讲，可以比较两种不同的编程方法。 下面讲述 Verilog HDL 语言形式实现分频器。 2.2 编写 Verilog HDL 程序 （1） 接上讲，双击工程文件，打开工程，如图 2-2 所示。 -_ 图 2-2 dividers 工程 （2）新建*.bdf 文件,作为顶层文件，文件名一定要和工程名相同。其

13、步骤如 图 2-3 所示，点击 File-New打开 new 窗口，选择 Block Diagram/Schematic File,如图 2-4 所示,新建好的*.bdf 文件如图 2-5 所示。 图 2-3 新建菜单 点 File 菜单点 New菜单 -_ 图 2-3 新建窗口 图 2-5 *.bdf 文件 在新建窗口选择Block Diagram/Schematic File Block Diagram/Schematic File 文件 -_ （3）保存*.bdf 文件。在*.bdf 文件里画一导线，再删除（使文件可以保存） ， 点击保存，文件名与工程名相同，如图 2-6 与图 2-7

14、所示，最后结果如图 2-8 所示。 图 2-6 在*.bdf 文件中画线并删除 选择 画线 按住左键 画线 按 Delete 键删除线 点击保存 按钮 -_ 图 2-7 另存为对话框 图 2-8 保存后的 dividers.bdf 文件 顶层文件名 与工程名一致 点击保存按 钮 文件名改变 -_ (4)新建 Verilog HDL 文件。步骤如图 2-9，2-10 所示。 图 2-9 点击新建菜单 图 2-10 新建窗口选择 Verilog HDL File （5）在 Verilog HDL 文件中编写程序，并保存文件。步骤如图 2-11，2-12 所 示。 点 File 菜单点 New菜单

15、在新建窗口选择Verilog HDL File 文件 -_ 图 2-11 编写 Verilog HDL 程序 图 2-12 保存 Verilog HDL 程序 编写文件 点击保存按钮 文件名要与模 块名一致 点击保存按钮 -_ （6）将 Verilog HDL 文件生成符号文件*.bsf，以供在*.bdf 文件中调用。其 步骤如图 2-13 所示。 图 2-13 生成*.bsf 文件步骤。 （7）生成*.bdf 文件的过程中，对此 Verilog HDL 文件进行初步编译，如果出 错，则修改，直到编译通过才产生*.bdf 文件文件，如图 2-14 所示。 图 2-14 dividers_v.b

16、sf 文件 （8）在顶层文件 dividers.bdf 文件中添加 dividers_v.bsf 文件，其步骤如图 2-15，2-16，2-17 所示。 点 File 菜 单 单击 单击 dividers_v.bsf 文件 -_ 图 2-15 打开 dividers.bdf 文件 图 2-16 Symbol 对话框 双击打开 dividers.bdf 文件 双击 dividers.bdf 文件空白 处， 在出现的符号窗口中，选择 dividers_v， 出现符号形状， 回车 本工程内符号 安装程序时的符 号，即 IP 核 -_ 图 2-17 添加后 dividers_v.bsf 文件如果的工程窗口 （9）给符号添加引脚。步骤为右击符号，选择 Generate Pins for Symbol Ports 选项，如图 2-18，添加后结果 2-19 所示。 放置符号 右击符号 单击 -_ 2-18 添加引脚步骤 图 2-19 添加引脚后结果 (10)编译程