基于 AD9361 的 SDR 商用平台 enrich_you@.com 2015/5/27 AD9361 作为 ADI 主打的 RFIC，本人已经在其他文档中详述其市场地位、应用场景及前景，详见《 AD9361 助力无线通信》 AD9361 的生态系统已经比较完备， FPGA 和 ARM采用 Xilinx 的 Zynq，底层驱动也比较成熟，可作为验证系统性能的 平台，但 达到 商用 需求还 不够 本平台最先考虑用于广电系统的数字 ICS 直放站，系统 可支持 4 载波上下行，且成本相对较低，功耗较小 ，软硬件开源 Radio 部分 除了 AD9361 自带 的 2T2R，还增加了 两 路 射频 反馈 ，通过开关切换到反馈接收通道 ， AD9230 最大采样率达到 250Msps， 12bit 位宽 ，用于 功放 功率检测、数字预失真 （ DPD） 等功能，在不用的时候可以旁路 ARM 采用插槽的方式与 FPGA 相连，并通过 GPMC 相关协议与 FPGA 进行双向通信因为 ARM 的处理能力越来越强， 并且 编程灵活、软硬件开源，在非实时 应用 场合 已经 能取代 DSP， 配合 FPGA，也能搞定大部分实时应用场景。
如果不需要 主控单元，无 显示 需求 ，没有复杂的算法处理，也可以完全旁路 ARM 板， 以便 降低功耗和成本 ARM 板自带 USB、HDMI、 SPI 、 I2C、 LCD 等接口，详细参见 Beagle bone 的 SRM 可喜 是成本才 300RMB左右 AD9361 的初始化可以通过两种方式来进行： ARM 加载初始化文件； FPGA 通过将初始化寄存器写入 RAM 中，在上电时自动初始化 ，两者的实现都比较容易 考虑到 AD9361 最大 61.44M 的 接口速率， Altera 的 低成本大容量的 EP4CGX150 在速率、供货渠道、成本、容量方面都是 较 优的选择 同时自带 8 个 2.5G 的 serdes，本板只用了 其中 2 个 SFP， 带宽 已经 能满足 和基带单元传输数据 FPGA 的加载采用 AS 的方式，如果 产品的量 足够大，也可以 稍微改动 采用并行 方式软件 加载 时钟，采用 AD9516 对 TCXO 进行 锁相 得益于 AD9516 的系列化产品 ， 时钟频率分配自由度很高，基本可以得到想要的频率 考虑到某些系统需要精确时钟，通常采用 GPS的 1pps 对 压控 晶振进行调频，本板也支持这种应用。
Fig1 描述了该系统的整个架构 Fig2 可以看到相关硬件 Be a g l e Bo n eAM 3 3 5 XA l t e r a F P G AEP 4 C G X 1 5 0DDR 21 G b i tsAD 9 3 6 1AD 9 2 3 0S F P * 2C L KAD 9 5 1 6R F P L LA D F 4 3 5 0M i x e rA D L 5 8 0 1L NA L NAP A D r i v e rP A D r i v e rG P M C 通信 ， A R M 板可裁剪L V D SL V D STX 0 TX 1RX 1RX 0FB _ RXFig1 SDR 平台的技术架构 Fig2 原型机 实物 本系统的调试工作是较为简单的 ， 所有驱动开源 ， ARM 的软硬件也是全部开源 需要客户将更多的精力放在时钟方案选择、射频滤波器等相对定制化的地方 下表 简要 描述了该系统的相关参数 FPGA Altera EP4CGX150DF27I7N DDR FPGA 外挂 DDR2 1G bit 光口 2 个 2.5G SFP 反馈 通道 实中频 架构 、 AD9230 最大 250Msps，频率自由配置 LNA PA Driver Avago MGA633P8 or MGA634P8 or MGA635P8。
射频 接口 2T2R + 2 路反馈 = 6 个 SMA 电源 12V/1A 直流供电 尺寸 170*120mm 。