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1、数字系统设计,-Quartus 的Verilog HDL建模与仿真,常用的PLD设计EDA工具软件,PLD设计EDA工具软件的分类 由芯片制造商提供 提供了一个CPLD/FPGA 的完全集成化设计环境,只支持本公司的PLD,可以使用几种不同的 EDA 工具完成整个设计!即不同 的阶段选用不同的工具,常用的PLD设计EDA工具软件,由专业EDA软件商提供第三方设计软件,支持多家公司的PLD,Quartus简介,Quartus 美国Altera公司自行设计的第四代PLD开发软件 目前最新版本：9.1 1. 完全集成化的设计工具 将设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程集成在同一开
2、发环境下； 可加快动态调试，缩短开发周期。,特点,2. 与器件结构无关 其核心Compiler支持Altera所有PLD器件： Stratix II, Cyclone II, Stratix GX, MAX II, Stratix HardCopy, Stratix, Cyclone, APEX II, APEX 20K/E/C, Excalibur, & Mercury Devices FLEX 10K/A/E, ACEX 1K, FLEX 6000, MAX 7000S/AE/B, MAX 3000A Devices,支持的第三方工具,综合工具 Leonardo Spectrum* Des
3、ign Compiler FPGA Compiler II Standard* & Altera Edition* FPGA Express* Synplicity Synplify*,仿真工具 ModelSim* ModelSim OEM* Cadence Verilog-XL Innoveda BLAST PrimeTime* Synopsys VCS Synopsys VSS,注意* 表示支持内部链接,Quartus简介,Quartus的启动界面,1 Project Navigator窗口,2 Status窗口,3 主工作区域,4 Messages窗口,5 工具栏,Quartus的图形用
4、户界面功能,1 Design Entry（设计输入） Text Editor Block & Symbol Editor MegaWizard Plug-In Manager Assignment Editor Floorplan Editor,2 Synthesis（综合） Analysis & Synthesis VHDL, Verilog HDL & AHDL Design Assistant RTL Viewer Technology Map Viewer Incremental Synthesis,3 Place & Route（布局布线） Fitter Assignment Edi
5、tor Floorplan Editor Chip Editor Report Window Resource Optimization Advisor Design Space Explorer,4 Timing Analysis（时序分析） Timing Analyzer Report Window Technology Map Viewer 5 Simulation（仿真） Simulator Waveform Editor,Quartus的图形用户界面功能,6 Programming（编程） Assembler Programmer Convert Programming Files
6、7 System-Level Design（系统级设计） SOPC Builder DSP Builder 8 Software Development（软件开发） Software Builder 9 Block-Based Design（基于块的设计） LogicLock Window Floorplan Editor VQM Writer,10 EDA Interface（EDA界面） EDA Netlist Writer 11 Power Analysis（功耗分析） PowerPlay Analyzer Tool PowerPlay Early Power Estimator 12
7、Timing Closure（时序逼近） Floorplan Editor LogicLock Window Timing Optimization Advisor Design Space Explorer,Quartus的图形用户界面功能,13 Debugging（调试） SignalTap II SignalProbe In-System Memory Content Editor RTL Viewer Technology Map Viewer Chip Editor 14 Engineering Change Management（工程变动管理） Chip Editor Resour
8、ce Property Editor Change Manage,如何在线获取帮助？,按F1键，可打开帮助窗口，即时访问对话框上的信息、高亮度的菜单命令或弹出式信息； 或按Shift + F1键，鼠标变为一个问号，在图元、宏单元符号等屏幕显示的任何项目上单击鼠标左键，可获得该项目的帮助； 或单击工具栏上的帮助按钮 ，鼠标也会变为一个问号，然后单击想要获得帮助的项目。,Quartus 的设计流程,(1),(2),(4),(5),(3),设计要求,设计输入,功能仿真,综合,布局布线,时序分析,时序仿真,设计修改,(6),(7),全编译,编程、配置,自上而下的方式,设计输入,Quartus II T
9、ext Editor文本输入 AHDL, VHDL, Verilog HDL Memory Editor存储器输入 HEX, MIF Schematic Design Entry图形设计输入 3rd-Party EDA Tools第3方EDA工具 EDIF HDL VQM（Verilog Quartus Mapping） Mixing & Matching Design Files Allowed,设计输入文件,设计实例1,设计要求,设计一个3线-8线译码器，真值表如表1所示：（）设置使能控制端，低电平有效。（）输出高电平有效。 （）采用Verilog语言的文本输入方式。(4) 进行功能仿真与
10、验证。 *说明：本例采用门级描述和行为描述两种方式。两种方式描述均能完成设计要求。,设计实例1,1 门级描述(程序如下) /Gate-level description of a 3-to-8line decoder (Figure 1) module _3to8decode(A1,A2,A3,E,Y); input A1,A2,A3,E; /定义输入信号 output7:0 Y; /定义输出信号 wire A1not,A2not,A3not,Enot; /定义电路内部节点信号 not n1(A1not,A1), /非门调用 n2(A2not,A2), n3(A3not,A3), n4(Eno
11、t,E); and n5(Y0,A3not,A2not,A1not,Enot), /与门调用 n6(Y1,A3not,A2not,A1,Enot), n7(Y2,A3not,A2,A1not,Enot),顶层实体名称,设计实例1,续上页 n8(Y3,A3not,A2,A1,Enot), /与门调用 n9(Y4,A3,A2not,A1not,Enot), n10(Y5,A3,A2not,A1,Enot), n11(Y6,A3,A2,A1not,Enot), n12(Y7,A3,A2,A1,Enot); endmodule,设计实例1,2 行为描述(程序如下) module _3to8decode
12、(Y,E,A); output7:0 Y; /输出信号 input2:0 A; /输入信号 input E; /输入使能 assign Y=(E=0)?(1b1A):8b00000000; /移位操作 Endmodule *说明:该程序放在Quartus II 的安装目录“C:altera80quartus”的decode文件夹下。如未建立该工作目录，请先将程序_3to8decode.v文件放在“C:altera80quartusdecode”目录下。下面的具体步骤都是以该安装目录建立工程。请按照“#”后的步骤操作。,建立工程环境,一、 创建工程 1. 打开创建工程向导 执行菜单命令“ Fil
13、e New Project Wizard”，打开Introduction对话框。单击“Next”。,2. 选择所建立工程的工作目录，输入工程名称、顶层实体名 工程名称可以是任何名字，建议使用和顶层实体名相同的名字。 顶层实体名称必须和顶层文件名字相同！ 单击“Next”。,此处为_3to8decode,此处为_3to8decode,此处为安装的默认路径,#,#,3. 加入设计文件（必要时） （1）单击Add按钮，从其他工作目录中选择所需要的现成的源文件（只是指向该文件位置） ；如果未加入设计文件，可直接单击“Next”，参见后面文件输入步骤。 （2）单击“Next”。,此处添加位于软件安装的默
14、认路径下decode文件夹中的_3to8decode文件,第3步也可以略过，以后再创建设计文件，或者以后再用“ProjectAdd/Remove Files in Project”命令将其他工作目录中的文件添加到本工程中。,#,#,建立工程环境,4. 指定目标器件类型 在“Family”栏中选择“Cyclone II”，其它选项默认即可； 单击“Next”；,器件系列名称,具体器件列表,器件涮选信息,#,建立工程环境,5. 指定第三方对代码进行综合和仿真的工具（需要时） 在安装Quartus II软件时，缺省的情况下安装了综合和仿真工具，也可以选择Quartus II软件支持的其它综合或仿真工
15、具。 在弹出的对话框中，选择适当的工具，或者什么也不选，单击“Next”。,此处都选择None即可,#,建立工程环境,6. 完成 在最后一步中，显示了在前面几步中所做选择的信息。确认无误后单击“Finish”。,#,建立工程环境,7. 完成后如右图所示 双击_3todecode可以打开顶层文件 （程序说明见设计实例）,#,建立工程环境,执行“Assignments Settings” 菜单命令，弹出“Settings”窗口 Files添加和删除文件； User Libraries添加用户库； Device更改器件系列； EDA Tool Settings设置其它EDA工具； Timing An
16、alyzer定时分析设置 Simulator仿真设置：选择功能仿真或时序仿真,对工程设置进行修改,设计输入,*说明：如果在建立工程时没有加入设计文件，则执行以下本文文件输入步骤；,1. 建立一个新文件 用File-New命令，在Device Design Files标签下选择文件类型为“Verilog HDL File”。 2. 输入HDL语言程序。 3. 保存文件，文件名与顶层设计实体相同。在工程环境建立完后，新建的文件自动加入当前工程中。此处为_3to8code.v。双击 _3to8code.v可以在工程中打开程序。 用File Save As命令（用AHDL语言编写的文件名后缀为.tdf，用VHDL语言编写的文件名后缀为.vhd，用Verilog HDL语言编写的文件名后缀为.v） 。,设计的编译,执行“Tools Compi
