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设计举例：8位计时器Timer,计时器Timer的框图,（1）reset：异步清零信号， 低电平有效， 具有最高的优先级。 Reset = 0使输出信号ring = 0。 （2） data_in：数据输入。 （3）clock：同步时钟，正跳变触发。 （4）start：计时器启动信号。 （5）ring：控制铃响的输出信号，高电平有效。 ring = 1的持续期为8，超过此持续期后自动归 0。,计时器Timer的时序关系,Timer目标电路的分解,Timer的ASM图,VHDL代码,VHDL代码（续）,ARCHITECTURE behav OF timer IS BEGIN PROCESS( reset, clock ) VARIABLE counter: std_logic_vector( 7 DOWNTO 0 ); VARIABLE state : integer RANGE 0 TO 3; BEGIN IF reset = 0 THEN ring = 0; state := 0; ELSIF clockevent AND clock = 1 THEN CASE state IS END CASE; END IF; END PROCESS; END behav;,功能模拟波形图,
