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1、2019/1/18,1,第四讲 软件开发设计流程,信息与通信学院：谢跃雷,2019/1/18,2,一、EDA工具软件,1、ALTERA： MAX+PLUS II、QUARTUS II,2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER,3、XILINX： FOUNDATION、ISE,4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum .,EDA公司 ： CADENCE、EXEMPLAR、 MENTOR G
2、RAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、.,2019/1/18,3,自然语言描述或者相互通信的进程,进程及通信,数据处理,系统级,电路的功能描述,基本单元,时序单位,抽象层次,二、数字系统设计层次及HDL描述,系统设计是数字系统设计的最高层次。一个系统可以包括若干芯片。如果是“System on Chip”设计，则在一个系统芯片上，也会有若干类似于处理器、存储器等这样的部件。 系统设计主要任务是将设计要求转换为明确的、可实现的功能和技术指标，确定可行的技术方案，且在系统一级（顶层）进行功能和技术指标的描述。这类描述一般通过文字来表示就可以，不会
3、用HDL来描述。,1. 数字系统设计层次,2019/1/18,4,设计层次(1),系统级,数据采集,信号转换,预处理,火候控制,意外处理,LCD显示控制,调料控制,机械控制,中心主控,数据存储,键盘控制,实例：智能电烤箱机,2019/1/18,5,行为有限状态机、数据流图、控制流图,运算的控制,运算步,算法级,自然语言描述或者相互通信的进程,进程及通信,数据处理,系统级,电路的功能描述,基本单元,时序单位,抽象层次,算法级是对整个系统的数学模型进行建模，一般通过对输入/输出之间的关系描述，来模拟器件的行为，检验其功能是否正确，而不考虑具体实现。,数字系统设计层次,2019/1/18,6,设计层
4、次(2),算法级（温度控制）,熄火,升温,等待,降温,错误处理,温度到达门限,温度到达门限,阶段切换,熟了,焦了,新任务,2019/1/18,7,数字系统设计层次,RTL: Register Transfer level,2019/1/18,8,设计层次(3),寄存器级(数字信号处理),寄存器,MUX,选择,时钟,时钟,寄存器,寄存器,时钟,2019/1/18,9,数字系统设计层次,2019/1/18,10,设计层次(4),逻辑门级(RS触发器),S,R,Q,Q,2019/1/18,11,数字系统设计层次,2019/1/18,12,设计层次(5),电路级(CMOS反向器),2019/1/18,
5、13,数字系统设计层次,2019/1/18,14,数字系统设计层次,2019/1/18,15,系统说明/行为级 -设计文档/算术描述 RTL/功能级 -Verilog 门级/结构级 -Verilog 版图/物理级 -几何图形,行为综合 综合前仿真 逻辑综合 综合后仿真 版图,借助于EDA软件，将设计从一层次自动转换到另一个层次称之为综合(Synthesis),2019/1/18,16,设计在抽象级上需要进行折衷,系统说明/行为级 -设计文档/算术描述 RTL/功能级 -Verilog 门级/结构级 -Verilog 版图/物理级 -几何图形,一个设计可以用任何层次来表示，当设计从上而下进行时，
6、该设计就逐步接近物理实现，在表示上就更少了一些抽象。但一个设计所需的细节会随着它在层次中的下降而增加。细节不充分会造成不精确的结果，过多的细节则会使该层次的设计复杂。,2019/1/18,17,HDL语言有四种不同的描述方式：行为描述方式（behavior）、数据流描述方式（dataflow）或寄存器RTL描述方式、结构化描述方式（structural）以及混合描述方式。VHDL或Verilog通过这四种不同的描述方式从不同的侧面描述结构体的功能。前三种是最基本的描述方式，他们组合起来就成为混合描述方式。 下面结合一个全加器来说明这四种描述风格，全加器的端口示意图如图所示，其输入输出关系如表所
7、示。,2. HDL描述风格,2019/1/18,18,全加器的输入输出关系,输入 输出 c_in x y c_out sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1,全加器框图,2019/1/18,19,a、行为描述方式,行为描述输入与输出间转换的行为，不需包含任何结构信息，它对设计实体按算法的路径来描述。 行为描述在EDA工程中通常被称为高层次描述，设计工程师只需要注意正确的实体行为、准确的函数模型和精确的输出结果就可以了，无需关注实体的电路组织和门级实现。,2019/1/
8、18,20,Verilog行为描述,module full_adder(sum,c_out,a, b, c_in); /端口声明 output sum; output c_out; input a, b; input c_in; assign c_out,sum=a+b+c_in; endmodule,2019/1/18,21,b、数据流描述方式 数据流描述方式表示行为，也隐含表示结构，它描述了数据流的运动路线、运动方向和运动结果。,2019/1/18,22,对于全加器，用布尔方程描述其逻辑功能如下： S1 =A XOR B S = s1 XOR Cin Co = (A AND B) OR(
9、S1 AND Cin) 下面是基于上述布尔方程的数据流风格的描述：,2019/1/18,23,Verilog 数据流描述,module full_adder(sum,c_out,a, b, c_in); /端口声明 output sum; output c_out; input a, b; input c_in; assign assign sum=(ab)cin; assign cout= (a endmodule,2019/1/18,24,c、结构描述方式,结构化描述方式就是在多层次的设计中，高层次的设计可以调用低层次的设计模块，或直接用门电路设计单元来构成一个复杂逻辑电路的方法。利用结构
10、化描述方法将已有的设计成果方便地用于新的设计中，能大大提高设计效率。在结构化描述中，建模的焦点是端口及其互连关系。,结构化描述的建模步骤如下： （1）元件说明:用于描述局部接口； （2）元件例化:是相对于其他元件来放置该元件； （3）元件配置:用于指定元件所用的设计实体。,2019/1/18,25,对于上图给出的全加器端口结构，可以认为它是由两个半加器和一个或门组成的 。 基于上图所示的结构，可以写出全加器的结构化描述设计程序如下。,全加器f-adder电路图,2019/1/18,26,module fulladd(sum,c_out, a, b, c_in); /端口声明 output su
11、m,c_out; input a, b, c_in; /内部网线声明 wire s1,c1,c2; /门级实例引用 xor (s1,a,b); and (c1,a,b); and (c2,s1,c_in); xor (sum,s1,c_in); or (c_out,c1,c2); endmodule,1位全加器程序如下：,Verilog结构化描述方式1：,2019/1/18,27,module full_adder(sum,c_out,x,y,c_in); output sum,c_out; input x,y,c_in; wire a,b,c; h_adder h1(b,a,x,y); h_
12、adder h2(sum,c,c_in,b); or(c_out,c,a); endmodule module h_adder(sum,c_out, a, b); /端口声明 output sum,c_out; input a, b; assign c_out,sum=a + b; endmodule,1位全加器程序如下：,Verilog结构化描述方式2：,2019/1/18,28,HDL可以在3个抽象级上建模,n+,n+,S,G,D,+,版图级,电路级,逻辑门级,RTL级,系统级和算法级,混合描述,行为级 用功能块之间的数据流对系统进行描述 在需要时在函数块之间进行调度赋值。,RTL级/功能
13、级 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟的周期来定义系统模型,结构级/门级 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。 在综合时用特定工艺和低层元件将RTL描述映射到门级网表,2019/1/18,29,抽象级(Levels of Abstraction)描述选取,设计工程师在不同的设计阶段采用不同的抽象级 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 在综合前将各功能模块进行RTL级描述。 用于综合的库中的大多数单元采用结构级描述。在本教程中的结构级描述部分将对结构级(门级
14、)描述进行更详细的说明。,2019/1/18,30,三、典型FPGA应用设计流程,系统设计,算法设计,RTL设计,系统验证,算法验证,RTL验证,逻辑综合,布局布线,后仿真,数据流下载,硬件验证,为什么需要后仿真和硬件验证？,2019/1/18,31,典型FPGA应用设计流程,系统设计,算法设计,RTL设计,系统验证,算法验证,RTL验证,逻辑综合,布局布线,后仿真,数据流下载,硬件验证,EDA工具辅助完成,2019/1/18,32,典型FPGA应用设计流程,系统设计,算法设计,RTL设计,系统验证,算法验证,RTL验证,逻辑综合,布局布线,后仿真,数据流下载,硬件验证,重点掌握,2019/1/18,33,一个系统由总设计师先进行系统描述，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义,顶层模块,子模块1,子模块2,子模块3,基本单元,基本单元,基本单元,基本单元,基本单元,基本单元,结构化层次设计方法,四、 结构化设计方法,2019/1/18,34,(1).相对独立、功能单一的模块
