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1、6.1 时序逻辑电路的分析,6.2 常用时序逻辑电路,6.3 时序逻辑电路的设计,第6章 时序逻辑电路,6.1 时序逻辑电路的分析,1. 分析步骤,时序电路,时钟方程,驱动方程,状态表,状态图,时序图,CP 触 发 沿,特性方程,输出方程,状态方程,计算,6.1.1 同步时序逻辑电路的分析,写方程式,时钟方程,输出方程,(同步),驱动方程,状态方程,特性方程,(Moore 型),计算，列状态转换表,计算，列状态转换表,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,0 1 0,1,画状态转换图,000,001,/1
2、,011,/1,111,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能否自启动?,能自启动：,存在无效状态，但没有 形成循环。,不能自启动：,无效状态形成循环。,画时序图,CP下降沿触发,Q2,Q1,Q0,0 0 0,0 0 1,0 1 1,1 1 1,1 1 0,1 0 0,0 0 0,Y,例,驱动方程：,输出方程：,，,状态方程 将各触发器的驱动方程代入触发器的特性方程Qn+1=,计算，列状态转换表,画状态图,波形图,Mealy型,例:分析电路,时钟方程,输出方程,驱动方程,状态方程,解,写方程式,状态 转换表,状态图,000
3、,001,/00,010,/00,011,/00,100,/00,101,/00,110,0/00,111,0/00,0/01,1/10,110,111,1/00,能自启动,S/Y1Y2,1/11,6.1.2异步时序电路的分析,驱动方程：J1=,K1=1 J2= K2=1,时钟方程：CP1= CP3= CP；CP2=Q1,K3=1,CP下降沿到达时有效,Q1由10时有效,CP下降沿到达时有效,状态方程,输出方程,状态表,状态表,状态转移图,例,异步时序电路,解,时钟方程,驱动方程,状态 方程,(CP 有效),(CP 有效),写方程式,求状态转换表,CP2 CP0,CP2 CP1 CP0,CP2
4、 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,1 0 1 0 0 0 0 0,0 1 1 0 0 1 1 0,0 0 0 1 0 0 0 1,能自启动,状态转换图,画时序图,不画无 效状态,Q0,Q1,Q2,6.2 常用时序逻辑电路,6.2.1 寄存器,1. 概念和特点,(1) 概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,(2) 特点,主要由触发 器构成,一般不对存储内容进行处理。,并行 输入,并行 输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行 输入,串行 输出
5、,(3)分类,(一) 按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、 串入并出、串入串出),(二) 按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵列,单向移位寄存器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),2. 数码寄存器,一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。,1,n,4 边沿 D 触发器 (74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,3. 移位寄存器,(1)单向移位寄存器,右移寄存器,时钟方
6、程,驱动方程,状态方程,Di,00001011,0000011,000001,00001,0000,000,00,0,左移寄存器,Di,左移 输入,左移 输出,驱动方程,状态方程,主要特点：,1. 输入数码在 CP 控制下，依次右移或左移；,2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可 从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。,3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。,(2) 集成 8 位单向移位寄存器 74164,（3）集成双向移位寄存器74LS194,74194的功能表,4. 移位寄存器型计数器,结 构 示 意 图,特点：,电路结构简单
7、，计数顺序一般为非自然态序， 用途极为广泛。,(1)环形计数器,1) 电路组成,2) 工作原理,1000,0100,0010,0001,有效循环,0000,1111,0101,1010,1100,0110,0011,1001,1101,1110,0111,1011,无 效 循 环,3) 能自启动的环型计数器,(2)扭环形计数器,0000100011001110 0001001101111111,01001010 1101 0110 1001 001001011011,有效循环,无效循环,6.2.2 计数器 (Counter),1. 功能：,对时钟脉冲 CP 计数。,2. 应用：,分频、定时、产
8、生节拍脉冲和脉冲 序列、进行数字运算等。,3.计数器的特点:,1) 输入信号：,计数脉冲 CP,2) 主要组成单元：,时钟触发器,4. 计数器的分类,按数制分：,二进制计数器 十进制计数器 N 进制(任意进制)计数器,按计数 方式分：,加法计数器 减法计数器 可逆计数 (Up-Down Counter),按时钟 控制分：,同步计数器 (Synchronous ) 异步计数器 (Asynchronous ),按开关 元件分：,TTL 计数器 CMOS 计数器,6.2.2.1 二进制计数器,计数器计数容量、长度或模的概念,计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。,3 位二进制同步加
9、法计数器：,0000,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,一、二进制同步计数器,1. 3 位二进制同步加法计数器,2. 3 位二进制同步减法计数器,3. 二进制同步可逆计数器,4. 集成二进制同步计数器,一、二进制同步计数器,(一) 3 位二进制同步加法计数器,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤进行 （P270 271）,设计方法二：,按计数规律进行级联,C = Q2n Q1n Q0n, Carry,向高位的进位,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,= T0,
10、= T1,= T2,n 位二进制同步加法计数器级联规律：,J0= K0 =1,J1= K1 = Q0,J2= K2 = Q1Q0,串行进位,触发器 负载均匀,并行进位,低位触发 器负载重,Borrow,若用T 触发器：,(二) 3 位二进制同步减法计数器, 向高位发出的借位信号,T0 = 1,级联规律：,(三) 二进制同步可逆计数器,加/减 控制端,加计数,T0 = 1、T1= Q0n、 T2 = Q1nQ0n,减计数,(四) 集成二进制同步计数器,1. 集成 4 位二进制同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0 = 0000,同步并行置数,异步清零,Q3 Q0
11、= D3 D0,1) 74LS161 和 74LS163,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,2) CC4520,使能端 也可作 计数脉 冲输入,计数脉 冲输入 也可作 使能端,异 步 清 零,2. 集成 4 位二进制同步可逆计数器,74191,加计数时CO/BO = Q3nQ2nQ1nQ0n,并行异 步置数,CT = 1,CO/BO = 1时，,二、二进制异步计数器,(一) 二进制异步加法计数器,CP0 = CP,CP1 = Q0,CP2 = Q1,用T 触发器 (J
12、 = K = 1) 下降沿触发,C = Q2n Q1n Q0n,二、二进制异步计数器,(一) 二进制异步加法计数器,CP0 = CP,CP1 = Q0,CP2 = Q1,用T 触发器 (J = K = 1) 下降沿触发,C = Q2n Q1n Q0n,并行 进位,若采用上升沿触发的 T 触发器,CP0= CP,D 触发器构成的 T 触发器 ( D = Q )， 下降沿触发,若改用上升沿触发的 D 触发器？,(二) 二进制异步减法计数器,0 1 2 3 4 5 6 7 8,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T 触发器 (
13、J = K = 1) 上升沿触发,CP0= CP,CP1= Q0,CP2= Q1,二进制异步计数器级间连接规律,(三) 集成二进制异步计数器,74197、74LS197,计数/置数,异步清零,异步置数,加法计数,二 八 十六进制计数,二-八-十六进制计数器的实现,M = 2,计数输出：,M = 8,计数输出：,M = 16,计数输出：,其它：74177、74LS177、74293、74LS293 等。,6.2.2.2 十进制计数器,（8421BCD 码）,一、十进制同步计数器,时钟方程,输出方程,驱动方程,J0 = K0 = 1,J2 = K2 = Q1nQ0n,J3 = Q2nQ1nQ0n
14、, K3 = Q0n,状态方程,状态图,(二) 十进制同步减法计数器,(略),(三) 十进制同步可逆计数器,(略),(四) 集成十进制同步计数器,74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,1. 集成十进制同步加法计数器,2. 集成十进制同步可逆计数器,(1) 74190 (单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能：,(2) 74192 (双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,二、十进制异步计数器,(三) 集成十进制异步计数器,异步清零功能,异步置“9”功能,异步计数功能,M = 2,M = 5,M = 10,CP,CP,6.2.2.3 N 进制计数器,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),1.异步清零端设计5进制计数器,写出M=5的二进制代码,Q3Q2Q1Q0=0101,求反馈归零逻辑代码中为1的Q相与非,利用异步清零获得 N 进制计数过程:,思 路：,2. 求归零逻辑表达式；,1. 写出状态 SN 的二进制代码；,3. 画连线图。,步 骤：,当 M 进制计
