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1、1,第一章 数字电路基础,2,1 数字电路的基本,数字电路，通常是组合数字IC构成的。而今天构成数字IC的主流是使用双极晶体管的TTL型IC以及使用MOS FET的CMOS型IC。,3,1.1 阀电平和H,L 实际的数字IC就是处理电压高或低这种二值状态的器件。如图所示，设置某电压如果信号电压比该电压高就为H,低就为L，而且完全忽视H和L范围内的信号电位的差异。,4,这样得到的信号在严格的意义上称为数字信号。另外，设定的电压值称为阀电平(threshold level)。,5,数字信号具有抗来自外部的干扰和不确定性的特性，也就是说具有耐噪声这一特点。即使带有某种程度的噪声，信息也不会丢失。如果
2、模拟信号带有这样的噪声就不可能还原，就会丢失掉大量原来的信息。,6,阀电平的值并不是任意取的，而是取决于当时使用的数字电路的元件特性。在设计数字电路时，必须预先了解该值是多少。另外，阀电平在实际的元件中不是一个值，要具有某种幅度。现在设某元件的输出高电平约4.8V，低电平约0.2V，其阀电平为1.41.2V。,7,在传送该元件的输出信号后，作为输入信号传送给同样特性的元件时，高电平即使下降到1.4V，也作为高电平处理，低电平即使上升到1.2V，也作为低电平处理。也就是说，对于H有4.8V-1.4V=3.4V、对于L有1.2V-0.2V=1.0V的余地。 就是说，即使增加了噪声，若是在这个范围变
3、动，高电平和低电平也完全可以分离。称这个范围为噪声容限。,8,例题1.1 试由阀电平为2.0V0.1V,1.8V0.15V，2.3V0.1V，2.2V0.2V，1.6V0.05V的五个元件组成的数字电路。当高和低的输出电平分别为5V，0.2V时，高电平侧和低电平侧的噪声容限分别是多少？,9,1.2 数字IC的实现 下面就如下的图片进行分析,10,现在，把输入都设为H，两个二极管也就都为截止，所以在晶体管的基极上有足够的电流，处于饱和状态，因而输出变为L。 如果输入的其中一个为L，那么其L侧的二极管就为导通，电流通过Rb从二极管流出。结果是晶体管的基极-发射极间的电位差几乎为0V，基极电流为零，
4、晶体管就处于截止状态(OFF)。因而在这种情况下，输出是H。即使两个输入都是L也是同样的。,11,但是，这个电路实际应用时有不方便之处，就是输入H和L边界，即这个电路的阀电平与低电平相同，为0V。这是因为晶体管的基极-发射极间存在与二极管相同的正向电压下降，晶体管的基极有无电流的临界条件是输入电压为0V，也就是说，输入电压即使比0V稍高点，基极-发射极间的电位差也要比Vbe大，基极电流流动，晶体管为导通。,12,因为希望阀电平尽量处于高电平和低电平之间，所以必须要从0V开始提高电平。 要提高阀电平，只要提高使晶体管基极有电流的电压就可以。因此不能改变晶体管本身基极-发射极间的电压降，我们采用串
5、联的接入两只二极管。,13,这样，如果使基极有电流流动，就必须施加二极管正向压降分量的高电压。也就是说等效地使晶体管基极电流开始流动的电压提高。一只二极管正向电压Vdf大体上是0.65V，因此阀电平约为1.3V。,14,电阻Rg有两个作用。没有电阻的电路，晶体管截止时，通过基极-集电极结，向基极流进的反向漏电流，由于输入侧被二极管封闭，没有了去向，最终就会从基极流经发射极。这个基极电流被扩大Hfe倍，成为集电极电流，使输出的高电平下降，这也是耐压下降的原因。这种电流称为发射极接地的基极开路集电极截止电流Iceo。,15,因为Vcc是5V耐压下降，并不是重大故障，但是高电平下降成为问题。如果高电
6、平下降到阀电平以下，电路就会误操作，不能发挥电路功能。因此，在基极-发射极间接入电阻，漏电流就会通过电阻流入接地极，因此通过基极电流流通，就可以预防高电平低下。这个电阻的电压降不至使晶体管基极电压提高到使基极导通。例如，即使是10UA的漏电流，基极电压也仅仅上升0.05V，晶体管完全处于截止状态。,16,电阻的另一个作用是提高电路的工作速度。当输入都为H时，晶体管中的电流通过电阻Rb就可以畅通无阻，处于导通状态。因此，在基极-集电极结积存过剩电荷，呈饱和状态，同时确保晶体管导通的安全性。当输入的任何一方或者双方都急剧变为L，晶体管将由导通变为截止，因此要考虑输出由L变化到H的情况。这是，流入基
7、极的电流为0mA。,17,但在基极-集电极结积存的电荷Q直到没有为止，晶体管都将保持导通状态。也就是说，只要电荷不被集电极电流完全消耗掉，晶体管就不会处于截止状态。因此，虽然输入为L之后，输出就为H，但是会增加相应的滞后。如果基极接入电阻，基极就会由这个电阻接地，即使基极输入侧的二极管处于截止，积存于基极-集电极结的电荷也可以直接从基极放电。,18,设积存的过剩电荷为Q，并在ts时间内消失，那么放电电流的平均值为Idis=Q/ts 这个电流Idis在无电阻的情况下，由于从基极侧无处流动，因而就完全原封不动地成为了基极电流Ib，结果在晶体管的集电极中流动与Idis会合的电流，即 Ic=Idis+
8、Hfe*Ib=(1+Hfe)*Idis=(1+Hfe)*(Q/tsn) ,19,这里的tsn是无电阻情况的放电时间。如果安装了电阻，放电电流Idis就分流给电阻。假设Idis全部都分流给电阻，其结果产生的电压降不如在晶体管的基极电路里流动的那样大，集电极电流就仅为放电电流Idis，则 Ic=Idis=Q/tse ,20,这里，tse是安装电阻情况下的放电时间。集电极电流Ic取决于负载电路，有无电阻都是同样的值。因此，设这两个式子的Ic相等，即=，就得到 tsn=(1+Hfe)*tse 由此可知，没有安装电阻时，是安装电阻时的(1+Hfe)倍的时间，使基极-集电极结的过剩电荷放电。,21,1.3
9、 TTL IC的特性,N-TTL、S-TTL、LS-TTL、AS-TTL、ALS-TTL、F-TTL等TTL系列都使用+5V的电源电压(VCC)工作。TTL整个系列的高电平、低电平和阀电平，输入输出的电流方向和大小基本相同。,22,N-TTL阀电平在常温(+25)下，以1.3V为中心，0.61.5V左右；LS-TTL是以1V为中心，0.81.1V左右，有一定幅度；S-TTL阀电平比LS-TTL整个都高。 TTL阀电平是利用晶体管基极-发射极电压降Vbe设计的，由于Vbe随着温度的变化有大幅度变化，引起上面阀电平变动。每个IC也多少有点离散偏差，阀电平的范围很有可能再扩大0.05V左右。,23,
10、TTL一般推荐电源电压为4.75V5.25V。不过温度即使已定，电源电压还在这个范围内变动，阀电平仍然要变化。 TTL的阀电平和输入输出电平如下表所示,24,该输入阀电平和输出电平的差，即VOH min- VIH min和VIL max- VOL max是对噪声留存的余量，叫做噪声容限。 TTL设定了阀电平和输出电平，所以即使输入了多少有些接近的电平信号，通过TTL电路，输出也可使电平再生。因此，多少级连接TTL都能稳定的工作。,25,另外TTL由于输出阻抗低，噪声难以乘机而入，就是失去不太大的噪声容限，也形成了耐噪声结构。尤其是低电平，因为晶体管处于饱和状态，仅有0.3V的噪声容限，即使这样
11、，只要不把输出信号线拉得太长，就是稳定的。 但是，关于这个低电平，如果不注意在几个IC间的接地电位差，0.3V的容限马上就会被消耗掉。,26,例题 1.2 根据上表，求出N-TTL、S-TTL、LS-TTL的噪声容限。,27,1.4 扇出,构成数字电路时，需要多级连接TTL。这时的问题是在一个TTL上能够连接几个TTL，也就是说，用一个TTL可以驱动几个TTL。这种在一个电路上连接几个相同的电路称为扇出，可以连接的数量称为扇出数。扇出数取决于连接的前后电路的输入输出电流。,28,前面涉及了保证高电平、低电平的TTL额定值标准的输入输出电流，概括起来如下表所以。 例如，N-TTL同系列连接时，低
12、电平的输出流入电流(输出Sink电流)IOL是16mA，低电平输入电流(输入source电流)IIL是1.6mA；,29,而高电平的输出流出电流IOH是0.4mA，高电平的输入电流IIH是40UA，则扇出数为IOL/IIL和IOH/IIH两式中的小值。 这种情况下，由于是16/1.6=10和400/40=10等值，则扇出数为10。,30,TTL系列六种同类连接时的低电平扇出数如下表所示：,31,当TTL输出低电平时，电流是由负载侧流入驱动侧；高电平时，流向相反。但是，低电平的电流IOL比高电平的电流IOH大很多。 所以，可以说作为整个电路，IOL是主要的电流方向。这样，电流从负载侧流入驱动侧，
13、这种将低电平信息传送到负载侧的连接负载称为源极负载。TTL连接负载的一个大的特点就是源极负载。,32,例1.3 LS-TTL可以驱动几个N-TTL？试求扇出数。,33,TTL所消耗电流和消耗功率如下表所示,34,ICCL与ICCH的平均值，也就是平均消耗电流为ICC=(ICCL+ICCH)/2时，求出整个ICC的总和，就可以计算出电源容量。 从上表可以看出，LS-TTL、ALS-TTL耗电量非常小，相比之下，S-TTL速度快，所以其耗电量是LS-TTL的近十倍。,35,例1.4 使用容纳四个基本门的五个N-TTL、两个S-TTL、十个LS-TTL的基本电路，计算其电源容量是多少？,36,1.5
14、 转换特性,在TTL中，当对于输出，输入变化时，如前所述的那样，伴随着滞后，用传送延迟时间表示。 输入波形准确地稳定在高电平或者低电平上之后，测定输出波形设定的高电平、低电平的区间，由该值给予传送延迟时间。,37,这时，输出从高电平到低电平的传送延迟时间用tpdHL、从低电平到高电平的传送延迟时间用tpdLH表示。在实际应用中，即使输入波形、输出波形各自是在超过高电平中间点与低电平所测定的值，也可以很好地表示实际系统的工作。,38,但是，这种方法虽然表现简单，设计上最好不使用，因为在设计上这个测定值不能取得容限，有发生错误工作的危险。中间点的电压值，N-TTL和S-TTL是1.5V，LS-TT
15、L以下的是1.3V左右。,39,TTL的tpdHL和tpdLH的标准值和最大值如下表所以：,40,由表可知N-TTL与LS-TTL基本相同，与它们相比，S-TTL、AS-TTL、F-TTL值就非常小。这些是将上表的电容量和电阻作为负载，像下图那样连接条件下测定的。,41,传送延迟时间依赖负载值，而实际上，TTL因为输出阻抗低，并不怎么因负载影响传送延迟时间。 设计电路时，如果定义tpdHL和tpdLH的平均值，即平均传送延迟时间tpd=(tpdHL+tpdLH)/2，就可以用tpd*N计算N级TTL串联连接的电路信号滞后。 因此，传送延迟时间是决定电路工作速度的重要因素。,42,上所述，tpd
16、LH的大部分起因于输出晶体管等的过剩电荷不马上为0，另一方面tpdHL是由TTL内外电容充电需要时间和晶体管、二极管本身工作滞后引起的。一般tpdHL值比tpdLH值小。 另外，当输入侧连接很多端口时，由于其输入二极管或者多发射极晶体管的基极-发射极间反方向电容充电，就增加了一些延迟。因此输入端数多的电路tpdLH有些增大。,43,例 1.5 N-TTL为3级，S-TTL为2级，LS-TTL为6级，求连接电路的平均传送延迟时间为多少？,44,1.6 CMOS IC的基础,1.6.1 MOS FET的原理 在N型半导体的基材，从外部安装门极，该电极由P型半导体构成，在该处加电压。于是，与该处产生的电场强度基本成比例地N型半导体的载流子(N型半导体的电子)由电极一侧向中央聚集(靠近)，形成耗尽层。 结果载存在的、被称为沟道的部分的宽度，受到门电压的控制。,45,因此，由于改变了沟道的多数载沟(电子)的电导率(即沟道的电阻值)，所以设置在沟道两端的电极，即漏极(D)和源极(S)间的电流(称漏极电流)在同一电位差VDS之下发生变化，因此，漏极电流受到门电压制约。 这
