《微机原理与接口技术(楼顺天第二版)第五章习题解答》由会员分享，可在线阅读，更多相关《微机原理与接口技术(楼顺天第二版)第五章习题解答（5页珍藏版）》请在金锄头文库上搜索。
1、微机原理与接口技术（楼顺天第二版）习题解答微机原理与接口技术（楼顺天第二版）习题解答第第 5 章章 总线及其形成总线及其形成5.1 微处理器的外部结构表现为 数量有限的输入输出引脚 ，它们构成了微处理器级总线。5.2 微处理器级总线经过形成电路之后形成了 系统级总线 。5.3 答：总线是计算机系统中模块（或子系统）之间传输数据、地址和控制信号的公共通 道，它是一组公用导线，是计算机系统的重要组成部分。 采用标准化总线的优点是： 简化软、硬件设计。 简化系统结构。 易于系统扩展。 便于系统更新。 便于调试和维修。 5.4 答：在微型计算机应用系统中，按功能层次可以把总线分成：片内总线、元件级总线
2、、 系统总线和通信总线。 5.5 答：RESET 为系统复位信号，高电平有效，其有效信号至少要保持四个时钟周期，且 复位信号上升沿要与 CLK 下降沿同步。系统复位后的启动地址为 0FFFF0H。即：（CS） =0FFFFH， （IP）=0000H。 5.6 8086CPU 复用的引脚有 AD15AD0、A16/S3、A17/S4、A18/S5、A19/S6、/S7。BHE 8088CPU 复用的引脚有 AD7AD0、A16/S3、A17/S4、A18/S5、A19/S6、/S7。BHE 5.7 答：设置引脚复用主要是可以减少引脚数量。CPU 通过分时复用解决地址线和数据线 的复用问题。ALE
3、 为地址锁存使能信号在总线周期的 T1 周期有效，为高 8 位数据线BHE 允许，在 T1 周期有效，需要锁存器锁存，在需要使用高 8 位数据线时使用。 5.8 答：高阻态可做开路理解。可以把它看作输出（输入）电阻非常大。 5.9 答：RESET（Reset）：复位信号，输入，高电平有效。CPU 收到复位信号后，停止现 行操作，并初始化段寄存器 DS、SS、ES，标志寄存器 PSW，指令指针 IP 和指令队列，而 使 CS=FFFFH。RESET 信号至少保持 4 个时钟周期以上的高电平，当它变成低电平时， CPU 执行重启动过程，8086/8088 将从地址 FFFF0H 开始执行指令。 R
4、EADY（Ready）：准备就绪信号，输入，高电平有效。在 T3 状态结束后 CPU 插入 一个或几个 TW 暂停状态，直到 READY 信号有效后，才进入 T4 状态，完成数据传送过 程。 TEST（Test）：测试信号，输入，低电平有效。TEST 信号与 WAIT 指令结合起来使 用，CPU 执行 WAIT 指令后，处于等待状态，当 TEST 引脚输入低电平时，继续执行被暂 停的指令。 5.10 P159-160 5.11 P170 5.12 P162 5.13 8086 CPU 的IOM/信号在访问存储器时为 高 电平，访问 I/O 端口时为 低 电平。 5.14 答：8086CPU 有
5、 20 条地址线和 16 条数据线，为了减少引脚，采用了分时复用，共占 了 20 条引脚。这 20 条引脚在总线周期的 T1 状态输出地址。为了使地址信息在总线周期的 其他 T 状态仍保持有效，总线控制逻辑必须有一个地址锁存器，把 T1 状态输出的 20 位地 址信息进行锁存。 5.15 根据传送信息的种类不同，系统总线分为 数据总线 、 地址总线 和 控制总线 。5.16 三态逻辑电路输出信号的三个状态是 高电平 、 低电平 和 高阻态 。5.17 在 8086 的基本读总线周期中，在状态开始输出有效的 ALE 信号；在状态开始输1T2T出低电平的信号，相应的为_低_电平，为_低_电平；引脚
6、 AD15 AD0上在RDDENRDT/状态期间给出地址信息，在状态完成数据的读入。1T4T5.18 5.19 H 5.20 E 5.21 存储器读、存储器写、I/O 读、I/O 写。5.22 ,RDWRMEMWIORIOW 5.23 存储器读，I/O 写 5.24 地 5.25 高，FFFFH，0000H，FFFF0H5.26 ALE，地；，R/DTDEN 5.27 一，一，两 5.28 T3，高，Tw 5.29 8288 总线控制器 5.30 B, C5.31 5.32 答：（1）没有等待的 8086 最小方式时序如图 5.32(1)所示。T1T2T4T3一个基本的总线周期CLKB BH
7、HE EAD15AD0ALEM/IORDDT/RDENA19A16 B BH HE EA15A0S6S3状态输出D15D0数据输入图 5.32(1) 没有等待的 8086 最小方式时序（2）有一个等待周期的 8086 最小方式时序图如图 5.32(2)所示。T1T2TWT3插入一个TW的总线周期CLKT4A19/S6A16/S3 B BH HE EAD15AD0ALEM/IORDDT/RDENA19A16 B BH HE EA15A0S6S3状态输出D15D0数据输入图 5.32(2)有一个等待周期的 8086 最小方式时序图5.33 （1）因为 DATA 为偶地址，则 DATA+1 为奇地址
8、。故要完成本条指令，需要两个总 线周期。时序图如图 5.33(1)所示图 5.33(1) 执行 MOV DATA+1，AX 指令的时序参考图（2）DATA+1 虽然为奇地址，但是 AL 为八位存储器，故本条指令需用一个总线周期，时序图如图 5.33(2)所示。图 5.33(2) 执行 MOV DATA+1，AL 指令的时序参考图（3）执行 OUT DX，AX（DX 的内容为偶数 ）指令的时序图如图 5.33(3)所示。图 5.33(3) 执行 OUT DX，AX 指令的时序参考图（4）执行 IN AL，0F5H 指令的时序图如图 5.33(4)所示。图 5.33(4) 执行 IN AL，0F5H 指令的时序参考图5.34 T1，高，T1，低，T2IOM/
