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1、微型机原理与技术 CH4 32位微处理器 Pentium,微处理器,性能指标主要是 字长 数据宽度 主频 CPU的时钟频率,和CPU的运算速度密切相关. Pentium是当前最通用的32位微处理器(对外数据总线采用64位),32位微处理器Pentium,从逻辑结构的演变看微处理器的发展 Pentium采用的先进技术 Pentium的寄存器 Pentium的主要信号及其含义 Pentium的总线状态和总线周期 Pentium的工作方式 Pentium的中断技术 Pentium的保护技术 Pentium系列微处理器的技术发展,1 从逻辑结构的演变看CPU的发展,8086的逻辑结构 80386的逻辑
2、结构 Pentium的逻辑结构,1.8086的逻辑结构,数据线：16条 地址线：20条(寻址空间1MB) 8088：准16位 (内部操作是16位,但对外的数据总线是8位的),8086逻辑结构,CPU的性能和使用方法:使用者和程序员角度,执行部件EU,总线接口部件BIU,总线接口部件（BIU）,功能 负责与存储器、I/O端口传送数据 具体讲 取指 执行中访存 I/O 组成 4个段地址寄存器：CS、DS、ES、SS 16位的指令指针寄存器IP 20位的地址加法器 6字节的指令队列缓冲器,8086逻辑结构,指令队列 提高系统效率 地址加法器 为什么使用(地址线20位,16位寄存器提供) 怎么用？,8
3、086逻辑结构,总线接口部件（BIU）,执行部件（EU）,功能 负责指令的执行 包括 4个通用寄存器 AX、BX、CX、DX 4个专用寄存器 BP、SP、SI、DI 标志寄存器FR 算术逻辑部件ALU,8086逻辑结构,通用寄存器的长度 word、byte、high、low 通用寄存器的默认用途 Accumulator、Base、Count、Data 算术逻辑部件的主要功能 标志寄存器FR 状态标志 控制标志,8086逻辑结构,执行部件（EU）,标志（FR）,状态标志 SF、ZF、PF、CF、AF、OF 控制标志 DF、IF、TF,8086逻辑结构,2. Pentium的逻辑结构,包括12个主
4、要部件 核心部件是两个流水线执行部件和浮点处理部件总线接口部件 U流水线和V流水线数据Cache 代码Cache指令预取部件 指令译码器控制ROM 分支目标缓冲器BTB控制部件 浮点处理单元FPU分段部件和分页部件 寄存器组,Pentium的主要部件,PF,D1,D2,EX,WB,Pentium的主要部件,总线接口部件 64位数据线、32位地址线 功能 地址驱动和传输：A31A3、BE7#BE0# 数据驱动：D63D0 数据总线宽度控制(8,16,32,64位通过控制信号实现总线宽度控制) 数据缓冲 总线操作的控制功能(数据传输,成组传输,中断,复位,DMA操作等) 奇/偶校验告示功能 Cac
5、he操作控制(片内和片外Cache一致性) U流水线和V流水线,Pentium的主要部件,Pentium的主要部件（续）,代码Cache和数据Cache(高速缓存可读写RAM) Harvard结构？(哈佛结构) 数据Cache：双端口RAM 指令预取部件、指令译码器、控制ROM和分支目标缓冲器BTB 每次预取两条指令 复杂指令需要控制ROM的转换(转换为微程序) 控制部件(控制流水线和FPU的正常运行),Pentium的主要部件,Pentium的主要部件（续）,浮点处理部件(FPU) FPU按流水线机制执行指令（8级） 是U流水线的补充 浮点运算指令的前4级在U流水线中执行 常用浮点指令采用专
6、门的硬件电路实现 支持32位、64位、80位精度 分段部件和分页部件 片内二级存储管理,Pentium的主要部件,2 Pentium采用的先进技术,微处理器 从8位到16位主要是总线的加宽 从16位到32位从体系结构上有了概念性的改革和创新 先进的体系结构 CISC和RISC相结合的技术 超标量流水线技术 先进的分支预测技术,先进的体系结构,内部总线32位，外部数据总线64位 互相独立的片内代码Cache和数据Cache(速度高容量小的存储器) 使用了两条流水线并行执行指令(U,V) 内部集成了增强型浮点处理部件FPU 对ADD、MUL、INC、DEC、PUSH、POP、JMP、CALL和LO
7、AD等常用指令采用硬件实现 采用分段和分页两级存储管理机制 增强了信息传输准确性的检测能力和机器异常事件的处理能力 为系统的扩展提供了很好的检测和调试能力,CISC和RISC相结合的技术,CISC（Complex Instruction Set Computer复杂指令集计算机) 指令系统复杂 访问内存灵活 微程序控制 RISC（reduced instruction set computer，精简指令集计算机) 指令系统简单 流水线执行 多数运算使用寄存器，访问内存少 Pentium 结合,超标量流水线技术,标准状态下 一个处理器含一条指令流水线 超标量 一个处理器中有多条指令流水线 Pen
8、tium的一条指令流水线 5级：指令预取级PF、首次译码级D1、D2、执行级EX、回写级WB Pentium中 U、V两条流水线 每条流水线均含有独立的ALU、一系列寄存器、地址生成电路、连接数据Cache的接口,Pentium的指令流水线技术,指令流水线的组成 指令流水线的原理 指令流水线的运行 Pentium的超标量流水线的运行 流水线的性能,指令流水线的组成,总线接口部件 控制数据总线和地址总线的信息传输 最主要的操作是读取指令和存取数据 指令预取部件 在总线空闲时从存储器读取指令放入指令预取队列 指令译码部件 对指令译码，送入译码指令队列 执行部件（控制部件） 控制两条流水线的运行,指
9、令流水线的原理,非流水线方式 依次执行三个操作 取指令、指令译码、执行 流水线 Pentium的整数运算流水线最初由5级组成 PF、D1、D2、EX、WB 级别越多，速度越快 Pentium4的流水线达20级 Pentium的浮点运算部件也采用流水线机制运行 8级：PF、D1、D2、EX、X1、X2、WF、ER,指令流水线的运行,Pentium超标量流水线的运行,超标量 以并行方式在U、V两条流水线上同时执行两条指令 在U流水线中可以执行任何指令 V流水线中只能执行和U流水线当前执行的指令符合配对规则的指令 配对规则 两条指令都是简单指令（包括RISC指令） 互相没有寄存器关联性：两条指令中的
10、寄存器不是“读后写”或者“写后写”的关系 一条指令不能同时既包含位移量又包含立即数 带前缀的指令只能出现在U流水中 浮点运算指令不能和任何指令配对,Pentium超标量流水线的运行,过程 D1步骤，指令译码器中的两个并行的译码部件对两套指令译码，并用指令配对规则进行判断 不能100配对成功：V流水线不会全速运行 流水线受阻的情况 U：影响V V：不会影响U,流水线性能,吞吐率,单位时间内 流水线所完成指令 或 输出结果 的 数量,最大吞吐率,实际吞吐率,连续处理 n 条指令的吞吐率为,加速比 Sp,m 段的 流水线的速度 与等功能的 非流水线的速度 之比,由于流水线有 建立时间 和 排空时间
11、因此各功能段的 设备不可能 一直 处于 工作 状态,流水线中各功能段的 利用率,效率,流水线中各功能段的 利用率,效率,先进的分支预测技术,使用BTB(branch target buffer)来执行预测功能 例子mov dx,100aaa: mov cx,200bbb: mov al,04mov ah,04hint 10hdec cxjnz bbbdec dxjnz aaa 规律 大多数分支指令转向每个分支的机会不是均等的 大多数分支转移指令排列在循环程序段中,先进的分支预测技术,结论 分支转移指令的转移目标地址是可以预测的，依据就是前一次的转移目标地址和历史状态 BTB 含有一个1KB的C
12、ache，其中可以容纳256条转移指令的目标地址和历史状态 历史状态：必定转移、可能转移、可能不转移、必定不转移 进一步高速分支预测 芯片内部配置了两个预取缓冲存储器 一个按照BTB预测结果预取指令，并在预取指令时，在BTB中建立一个登记项 另一个以预测排除的方向预取指令,2 Pentium的寄存器,基本寄存器组 通用寄存器 指令指针寄存器 标志寄存器 段寄存器 系统寄存器组 地址寄存器 控制寄存器 调试寄存器 测试寄存器 浮点寄存器组 数据寄存器 标记字寄存器 状态寄存器 控制字寄存器 指令指针寄存器 数据指针寄存器,寄存器,基本寄存器组,8个32位的通用寄存器 EAX EBX ECX ED
13、X ESI EDI EBP ESP 低16位同8086,基本寄存器组,指令指针寄存器 EIP：32位 低16位同8086 标志寄存器 EFLAGS,标志寄存器,段寄存器,段寄存器、段选择子和描述符 6个16位的段寄存器CS、DS、SS、ES、FS、GS 保护方式下存储单元的地址 也是由段基址和段内偏移量构成 48位的逻辑地址16：32（实模式为16：16） 段寄存器中不是存放段地址，而是段选择子,存储单元地址的形成,描述符表,三种全局描述符表GDT局部描述符表LDT中断描述符表IDT 每个描述符对应一个存储段 一个系统中 GDT和IDT都只能有一个，每个任务一个LDT(多任务) IDT和每个L
14、DT本身也各对应一个存储段 LDT的描述符在GDT中,保护方式的寻址机制,段选择子格式 描述符指示标志TI 0GDT 1LDT 描述符索引DI：13位(8192个描述符,每个8个字节) 请求特权级RPL：对应存储段的特权级(03级,0级最高),保护方式的寻址机制,描述符 8个字节 段基址32位、界限（段长度）20位、属性12位,DPL：特权级 S：0-系统级，1-应用级 A：被访问位,保护方式的寻址机制,由段选择子获得段描述符，由段描述符获得对应段的段基址，还获得段界限、段的读写类型等信息，于是进入相应的代码段、数据段或堆栈段,1）系统地址寄存器,全局描述符表寄存器GDTR 中断描述符表寄存器
15、IDTR 任务状态寄存器TR 局部描述符表寄存器LDTR由操作系统设置 在启动系统或启动任务时,2.系统寄存器组,1）系统地址寄存器,GDTR：48位 IDTR：48位 TR 存放当前任务的状态段选择子 LDTR 存放选择子 检索LDT在GDT中的描述符 找到LDT的基址 由操作系统设置 CS、DS等中的选择子：由任务自行设置,2.系统寄存器组,2）控制寄存器（5个）,1,CR0 PE protection enable 保护方式允许 MP monitor coprocessor 协处理器监控（在286、386中与80x87器件同步，486之后，若非运行286/386程序，此位应为0） EM
16、emulate coprocessor 若置为1，则执行浮点运算指令时，产生“设备不可用”异常 TS task switched 任务切换时置被为1（数学处理用） NE numerics error 浮点异常控制 若置为1，则执行浮点运算出现故障时进入异常处理，否则通过外部中断作处理（需电路配合）,2）控制寄存器,2）控制寄存器,CR0 WP write protect 若置为1，则对页写保护 若清零，则标为只读的页也可被超级进程改写 AM alignment mask 对准检查屏蔽 对准检查，当AM、AC都置位，CPL为3时，才会执行 NW not write through 非通写 CD cache disable 片内Cache禁止 PG paging enable 分页允许,2）控制寄存器,CR1 CR2和CR3 专用于存储管理 CR2：页面故障地址寄存器 CR3：页组目录表地址 CR3中的PCD：page cache disable 驱动PCD引脚 CR3中的PWT：page write through 驱动PWT引脚,
