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1、低功耗CMOS IC设计 第8讲 预计算技术,陈中建 62759620，理科2号楼2617微电子学系,北京大学微电子学系陈中建LP CMOS IC Design,授课内容一览,LP需求、必要性,便携和电池，散热和封装制冷成本，器件极限和可靠性、性能极限，环保,功耗源,电路级LP技术,工艺级LP技术,逻辑（门）级LP技术,RTL级LP技术,算法级LP技术,体系结构级LP技术,系统级LP技术,EDA技术,动态、泄漏、短路、静态,封装、低VDD、多VDD、多VT 、版图级,逻辑风格,降低gltich、信号同步、门控时钟,并行、流水线、预计算,减运算，运算替换，编码,LP设计方法学、设计流程、库、E
2、DA厂家工具介绍,异步电路，当代SOC的LP设计,功耗度量,跳变能耗、峰值功耗、平均功耗、功耗延迟积,模拟实现还是数字实现？,模拟LP设计影响因素，数/模选择原则,低摆幅，电荷循环利用,北京大学微电子学系陈中建LP CMOS IC Design,上一讲,并行技术 在保证吞吐率（throughput）前提下，有效降低功耗 硬件重置，面积增大 因时序要求降低，晶体管尺寸可以减小 部分并行结构并不需要硬件重置 连线延迟、面积开销 流水线技术 通过对运算划分和中间数据的暂存，实现各子单元并行操作。因子运算单元的运算时间为原来的整个运算时间，可实现同样吞吐率下的低电源电压，实现低功耗 与并行结构相比，流
3、水线结构的节点电容增加不大，硬件面积增加很小（锁存器） 锁存器能有效抑制glitch的产生和传导，有利于降低glitch引入的动态功耗 并行-流水线技术 接口电路,北京大学微电子学系陈中建LP CMOS IC Design,本讲 预计算技术,引例 原理 普遍情况 第一种预计算结构 第二种预计算结构 多周期的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,流水线比较器,下图 n-bit 数据:Cn-1,0， Dn-1,0 CD时，f=1；否则，f=0 如何实现LP？,北京大学微电子学系陈
4、中建LP CMOS IC Design,LP的比较器,应用预计算技术 数据来到后，根据高位求出异或非门的输出，并控制寄存器R2的使能LE CLK触发R2时，根据LE的值决定是否锁村新数据,北京大学微电子学系陈中建LP CMOS IC Design,LP原理？,降低了R2、比较器中的跳变几率,北京大学微电子学系陈中建LP CMOS IC Design,LP效果如何？,若输入数据各位为“1”和为“0”几率均等，异或门输出为“1”几率为0.5 若n较大，则异或门引入功耗占总功耗比例很小，预计算使功耗节约近50%C和 D相异几率越高，低功耗效果约明显 若把C、 D也考虑进预计算逻辑中，功耗可降低75,
5、北京大学微电子学系陈中建LP CMOS IC Design,本讲,引例 原理 普遍情况 第一种预计算结构 第二种预计算结构 多周期的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,原理,原理 在第t个时钟周期内有选择性的预计算电路的输出逻辑值 在第(t+1)个周期内或其后周期中，利用预计算的结果减少电路内部的跳变行为 关键优化步骤 预计算逻辑的设计 输入子集的选择 LP效果 一些时序电路可减少75的动态功耗 代价 预计算逻辑本身会带来一定功耗、面积和延迟,北京大学微电子学系陈中建LP
6、CMOS IC Design,本讲,引例 原理 普遍情况 第一种预计算结构 第二种预计算结构 多周期的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,初始结构,下图 流水线时序电路 A为组合逻辑，R1和R2寄存器 输入x1.xn，输出f,北京大学微电子学系陈中建LP CMOS IC Design,原理,取输入的x1和x2送到g1和g2 g1和g2输出不可同时为“1” 任一为“1”，均使R1 “关闭”，A在t+1周期内完全无跳变,北京大学微电子学系陈中建LP CMOS IC Design
7、,代价和适用情形,增加面积 增加延迟 R1锁存新数据至少需g1和g2的输出稳定 要实现LP，需等待LE信号稳定下来 A输出端加入或门和与门，增加路径延迟 预计算未“命中”时，A的输出有附加延迟 可用于非关键路径,北京大学微电子学系陈中建LP CMOS IC Design,设计关键,g1和g2的选择是关键 包含尽可能多的输入组合 g1和g2为“1”的几率最大化 注意 g1和g2尽可能比f 简单，降低引入的功耗和面积 为使g1和g2尽可能比f 简单，依赖的输入变量越少越好,北京大学微电子学系陈中建LP CMOS IC Design,本讲,引例 原理 普遍情况 第一种预计算结构 第二种预计算结构 多
8、周期的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,原理,输入变量分组 g1和g2依赖的输入变量为一组，数目尽量少 每组有自己的寄存器 去掉了A输出端后面的或门和与门，不增加路径延迟 第一种结构增加路径延迟，但A中跳变可完全停止 第二种结构不增加路径延迟，但A中跳变无法完全停止,北京大学微电子学系陈中建LP CMOS IC Design,适用情形,可用于关键路径上 R1的输出值每周期都update 降低了中跳变，降低动态功耗 g1和g2尽可能 简单，输出值为“1”的几率应最大化 R1
9、的输入数据需等待LE信号稳定 若不等待，LE不是最终值，R2本该锁存而没锁存,北京大学微电子学系陈中建LP CMOS IC Design,设计关键,选择g1和g2的输入变量 确定g1和g2实现的功能，并满足：,北京大学微电子学系陈中建LP CMOS IC Design,再审视比较器,n-bit 数据:Cn-1,0， Dn-1,0 CD时，f=1；否则，f=0 异或非门输出控制寄存器R2的使能,北京大学微电子学系陈中建LP CMOS IC Design,用于有限状态机的LP设计,不仅用于流水线时序电路,北京大学微电子学系陈中建LP CMOS IC Design,本讲,引例 原理 普遍情况 第一种
10、预计算结构 第二种预计算结构 多周期的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,含义,含义 第t周期预计算得到的输出值不仅用在第t+1周期，而且是用在第t+2或以后的周期中实例 流水线加-比电路 流水线加-最大值电路,北京大学微电子学系陈中建LP CMOS IC Design,加-比电路,在两个时钟周期内得到f值 （CD） （XY）时，f=“1”，否则为“0”,北京大学微电子学系陈中建LP CMOS IC Design,预计算的加-比电路,g1和g2不需经过加-比操作，即可得到f
11、值 （ g1g2 ）为1的几率2/16=12.5% 关断其他各位的寄存器，降低“加”和“比”的跳变行为 降低功耗12.5% 如把位也用到g1和g2中，可降低功耗45 能否进一步降低功耗？ 当前面的预计算未“命中”时，还需要“比”操作 若进一步在“比”电路采用单周期的预计算逻辑，可进一步降低功耗,北京大学微电子学系陈中建LP CMOS IC Design,预计算的加-最大值电路,在两个时钟周期内得到F值 F等于（CD）和（XY）中最大值,北京大学微电子学系陈中建LP CMOS IC Design,预计算的加-最大值电路,g1和g2当g1或g2为“1”时，有一对输入数不需进行“加”操作，即可得到F
12、值 g1的输出控制X和Y g2的输出控制C和,北京大学微电子学系陈中建LP CMOS IC Design,普遍情况,含义 第t周期预计算得到的输出值不仅可以用在第t+1周期，而且可以用在第t+2或以后的周期中 原理,北京大学微电子学系陈中建LP CMOS IC Design,普遍情况,选择部分输入（R1的输入），预计算得到 f 值 当能根据这些输入组合得到 f 值时，就可使R2的使能信号为“0”，减少A的跳变，也减少B的跳变；同时可以使R3等后续寄存器不锁存新数据,北京大学微电子学系陈中建LP CMOS IC Design,本讲,引例 原理 普遍情况 第一种预计算结构 第二种预计算结构 多周期
13、的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,Datapath电路,仿真条件 采用第二种预计算结构 仿真对象 Carry select adder16 Comparator16 Add-max16 Max16 Add-comp16,北京大学微电子学系陈中建LP CMOS IC Design,仿真结果,路径深度,电路规模,预计算逻辑复杂度增大时，功耗降低速度减小，甚至开始增大。因此，有最优值,第一级和第二级预计算逻辑的输入量,北京大学微电子学系陈中建LP CMOS IC Design
14、,仿真结果,Add-comp16 多周期预计算 取4位输入预计算，决定是否进行加法操作 再取加法结果中的8位预计算，决定是否进行低位比较 结果分析 最大降60，mW 预计算逻辑深度影响电路延迟,北京大学微电子学系陈中建LP CMOS IC Design,Random逻辑电路,仿真条件 采用第二种预计算结构 EDA工具自动根据相应算法，得到预计算逻辑仿真结果,北京大学微电子学系陈中建LP CMOS IC Design,仿真结果,增加的面积很小,优化前的功耗是优化后的几倍,北京大学微电子学系陈中建LP CMOS IC Design,LP结果,功耗均下降 部分情况降低65预计算逻辑使得面积平均增加3
15、预计算逻辑引起的延迟增加有体现在level上 通常很小,北京大学微电子学系陈中建LP CMOS IC Design,本讲,引例 原理 普遍情况 第一种预计算结构 第二种预计算结构 多周期的预计算 加-比电路 加-最大值电路 普遍情况 预计算的低功耗效果 预计算技术在EDA系统中的应用,北京大学微电子学系陈中建LP CMOS IC Design,预计算技术在EDA系统中的应用,独立开发的个别EDA工具能自动完成 最佳输入变量子集的选择 预计算逻辑电路的实现自动逻辑综合系统 EDA工具自动根据相应算法，实现预计算的LP设计,北京大学微电子学系陈中建LP CMOS IC Design,本讲结论,LP
16、原理 在第t个时钟周期内有选择性的预计算电路的输出逻辑值 在(t+1)周期或其后周期中利用预计算值减少电路内部的跳变 关键 预计算逻辑的设计 输入子集的选择 LP效果 一些电路可减少65的动态功耗 会带来面积、延迟开销 面积平均增加3 延迟增加通常很小 个别EDA工具可根据相应算法，自动进行预计算LP设计,北京大学微电子学系陈中建LP CMOS IC Design,本讲参考文献,Sequential logic optimization for low power using input-disabling precomputation ；architectures;Monteiro, J.;
17、 Devadas, S.; Ghosh, A.;Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on , Volume: 17 , Issue: 3 , March 1998;Pages:279 - 284 Precomputation-based sequential logic optimization for low power;Alidina, M.; Monteiro, J.; Devadas, S.; Ghosh, A.; Papaefthymiou, M.;Very Large
18、 Scale Integration (VLSI) Systems, IEEE Transactions on , Volume: 2 , Issue: 4 , Dec. 1994 ;Pages:426 - 436 Using precomputation in architecture and logic resynthesis;Hassoun, S.; Ebeling, C.;Computer-Aided Design, 1998. ICCAD 98. Digest of Technical Papers. 1998 IEEE/ACM International Conference on
19、 , 8-12 Nov. 1998 ;Pages:316 - 323 Optimization of combinational and sequential logic circuits for low power using precomputation;Monteiro, J.; Rinderknecht, J.; Devadas, S.; Ghosh, A.;Advanced Research in VLSI, 1995. Proceedings., Sixteenth Conference on , 27-29 March 1995 ;Pages:430 - 444 Precomputation-based Sequential Logic Optimization For Low Power;Alidina, M.; Monteiro, J.; Devadas, S.; Ghosh, A.; Papefthymiou, M.;Computer-Aided Design, 1994., IEEE/ACM International Conference on , November 6-10, 1994 ;Pages:74 - 81,
