《晶片制作申请事前注意事项说明》由会员分享，可在线阅读，更多相关《晶片制作申请事前注意事项说明（41页珍藏版）》请在金锄头文库上搜索。
1、晶片製作申請事前注意事項說明,晶片實作組 2005/02/25,講義內容更新說明 重要公告 晶片製作申請 儀器設備使用申請 常見不受理申請原因 注意事項 Stream out 檔案上傳方式 審查會後資料修改 & 其他應注意事項 製程公告、規定,Outline,講義內容更新說明,重要公告1:TSMC下線DRC注意事項(更新),由於先前有學生因違反design rule,而造成tsmc Fab廠人力負擔及時間延誤,所以tsmc嚴重警告,這些舉動不僅影響下線者本身,也有可能造成其他客戶及Fab廠損失,而未來如有類似情況,則tsmc有拒絕下線的權力,所以tsmc要求“design rule docum
2、ent is golden, every design has to follow design rule document”,所以晶片必需符合廠商提供的design rule才具有下線申請資格,並且麻煩各位配合下列事項:CIC目前均接受Dracula & Calibre DRC report,但之前曾發生有因使用Dracula舊版次而產生DRC無法check到error的問題,所以至tsmc下線者若是採用Dracula做為DRC驗證tool者務必使用最新版次(IC5.0.33, Dracula 4.9.12-2003)或以上來run DRC以避免此問題。 由於每一梯次之申請件數均甚為龐大,
3、CIC限於人力因素目前僅用Calibre來驗證之並做為下線申請資格審核的依據。每次下線前請務必上CIC網站下載最新製程資料,並利用CIC release最新的command file作DRC,LVS checkDRC report必須沒有錯誤才具有下線申請資格,若因有command file所造成的假錯,則必須至 http:/www2.cic.org.tw/shuttle/drc/ 確認是否為合理的假錯, 並且將錯誤逐條解釋,並註明錯誤代號,若錯誤不為網址上所確認的合理假錯,則必須事先跟工程師確認。,重要公告2,每梯次之截止時間一律訂為申請截止日當日下午五點整，逾時將關閉FTP，並不再接受檔案
4、上傳，請注意網路壅塞情形，盡早上傳，以免因逾時及檔案上傳不完整而喪失下線資格。 每次有佈局檔上傳，均需附上DRC, LVS驗證結果，並都務必記得上傳OK檔， 並至下列網址 : http:/www2.cic.org.tw/shuttle/chipworks/ 確認上傳資料， CIC將依該網頁資料進行下線作業，不再另行通知，若對此有任何疑問，請在上傳日當天17:00前聯絡製程工程師,加入會員 申請者在申請晶片製作之前，教授/學生均須完成加入會員與製程資料申請及授權。 加入會員網址：http:/www.cic.org.tw/cic_v13/main.jsp /系統登入 (教授若欲更改基本資料,亦需由
5、此登入方能修改),製程資料申請 申請網址: http:/www2.cic.org.tw/chip_fabrication/echip_fab/ 業務承辦人: 陳怡華小姐，Tel:03-5773693*131 ， Email: evacic.org.tw 。,前瞻性晶片製作申請,1.ftp 技術資料 包括佈局檔、佈局驗證結果檔(DRC、LVS或Apollo驗證結果檔)與 Tapeout Review Form。佈局檔案上傳完後請上傳” OK ”檔，以檢查上傳佈局檔是否無誤，並至晶片上傳檢查系統網頁: “ http:/www2.cic.org.tw/%7Eshuttle/chipworks/ ”以
6、確認申請是否成功(若網頁上無其上傳資訊者,視同無申請)。 註：使用Cell-Based Flow者，另附Fault Coverage log 檔。 2.ftp 申請書電子檔 包括 (1)前瞻性晶片製作申請表(94年度) (2)設計內容：1相關研究發展現況2研究動機3架構簡介4設計流程 5模擬結果6預計規格列表7測試考量8參考文獻。(3)佈局驗證結果錯誤說明(無誤者仍需註明:驗證無誤) (4)佈局平面圖 (5)打線圖 (選擇不包裝的申請者，免送。)(6)智慧財產權切結書(94年度) 註：以上(1)至(6)項合成一個電子檔。 3.限時掛號郵寄(以郵戳為憑)或親送申請資料 包括 (1)前瞻性晶片製作
7、申請表(94年度) (2)智慧財產權切結書(94年度) 註：以上(1)、(2) 需要蓋系所章與指導教授簽名。,教育性晶片製作申請,1.ftp 技術資料。 包括佈局檔、佈局驗證結果檔(DRC、LVS或Apollo驗證結果檔)與 Tapeout Review Form。佈局檔案上傳完後請上傳” OK ”檔，以檢查上傳佈局檔是否無誤，並至晶片上傳檢查系統網頁: “ http:/www2.cic.org.tw/%7Eshuttle/chipworks/ ”以確認申請是否成功(若網頁上無其上傳資訊者,視同無申請)。 2.ftp 申請書電子檔。 包括(1)教育性晶片製作申請表(94年度) 1/2(2)教育
8、性晶片製作申請表(94年度) 2/2(3)設計內容：1原理及架構說明2設計流程3電路詳圖4模擬結果5預計規格列表6測試考量。(4)佈局驗證結果錯誤說明(無誤者仍需註明:驗證無誤) (5)佈局平面圖 (6)打線圖(選擇不包裝的申請者，免送。)(7)智慧財產權切結書(94年度) 註：以上(1)至(7)項合成一個電子檔。 3.限時掛號郵寄(以郵戳為憑)或親送申請資料。 包括(1)教育性晶片製作申請表(94年度) 1/2(2)教育性晶片製作申請表(94年度) 2/2(3)成績計分點名單(4)智慧財產權切結書(94年度) 註：以上(1)、(2)、(3)、(4) 需要蓋系所章與指導教授簽名。,成績記分點名
9、單範例,測試元件晶片製作申請1/2,1. ftp 技術資料 包括佈局檔、佈局驗證結果檔(DRC、LVS或Apollo驗證結果檔)與 Tapeout Review Form。佈局檔案上傳完後請上傳” OK ”檔，以檢查上傳佈局檔是否無誤，並至晶片上傳檢查系統網頁: “ http:/www2.cic.org.tw/%7Eshuttle/chipworks/ ”以確認申請是否成功(若網頁上無其上傳資訊者,視同無申請)。2. ftp 申請書電子檔 包括(1)測試元件晶片製作申請表(94年度) (2)設計內容：1相關研究發展現況2研究動機及未來應用範圍3元件結構及其等效模型簡介 4設計流程 5模擬結果(
10、或未來量測項目) 6預計規格列表(或預計元件趨勢) 7測試考量 8參考文獻(3)佈局驗證結果錯誤說明(無誤者仍需註明:驗證無誤) (4)佈局平面圖 (5)智慧財產權切結書(94年度) 註：以上(1)至(5)項合成一個電子檔。3. 限時掛號郵寄(以郵戳為憑)或親送申請資料包括(1)測試元件晶片製作申請表(94年度) (2)智慧財產權切結書(94年度) 註：以上(1)、(2) 需要蓋系所章與指導教授簽名。,測試元件晶片製作申請- 2/2,4. 測試元件晶片製作之審查方式： (1). TSMC 0.13除外的製程均由書面審查。 (2). TSMC 0.13測試元件須參加審查會議。 5. 下線製作優先
11、順序列於前瞻性之後(TSMC 0.13測試元件的下線製作優先順序比照前瞻性) ，等同教育性晶片，但為了有更多的元件模型提供學生電路設計，如經委員判定該梯次有符合下線資格的晶片，則每梯次至少下一顆，每顆晶片面積限制如下： (1). CMOS製程(TSMC 0.13除外)：晶片之長寬不得超過(即小於等於)1.5mm X 1.5mm； (2). GCT HBT & WIN PHEMT 製程：一律以申請表格上可勾選之面積為限。面積必須不得超過(即小於等於) 2 mm2 其他自訂大小之面積一概不予受理。 (3). TSMC 0.13 製程：晶片之長寬不得超過(即小於等於)1.5mm X 2mm,晶片製作
12、申請相關業務承辦人,測試報告停止收書面報告,1.晶片系統設計中心晶片下線測試報告停止收取書面測試報告，晶片下線設計者需於測試報告繳交期限內傳送電子檔測試報告（Word格式）至：testadmcic.org.tw2.測試報告填寫表格請至CIC網頁晶片製作- 申請表格下載- 選擇前瞻性測試報告格式或教育性測試報告格式下載。(目前已更新為94年新版本,請勿再用舊版本)3.繳交報告者須自行備份寄送電子檔當日傳送資料或儲存傳送回條至少三個月，當作申覆依據。設計者請定期上CIC網查詢測試報告缺繳紀錄,若有紀錄錯誤, 請儘早和測試報告收件人員聯繫, 提供證明, 以免損失您下線權益.4.未來CIC年度論文集將
13、以光碟燒錄方式寄送各校圖書館及國家圖書館留存。,儀器設備使用申請,儀器設備使用申請或技術諮詢 欲借用打線機同學皆須上過訓練課程,每次課程開課時間約為收到晶片前一周 詳細課程時間會公佈於e-news上.所有開課訊息也都會mail給所有老師 竹科：張恆茹小姐，電話03-5773693-192，Email: henzucic.org.tw, 南區辦公室：鄭順安先生，電話06-5053041-109，Email:sachengcic.org.tw 繳交測試報告 傳送電子檔測試報告（Word格式）至： testadmcic.org.tw即可，無須再郵寄測試報告書面資料。Testkey部分尚須繳交完整量測
14、數據與元件等效模型教育性/前瞻性晶片 竹科 張恆茹小姐（03)5773693-192Testkey- 各製程相關負責人， 例如：UMC 0.18um Mixed Signal (1P6M) CMOS 負責人 陳益誠先生，TSMC 0.35um Mixed-Signal (2P4M) CMOS使用Cell-Based Flow 負責人許志賢先生,常見不受理申請原因,缺交測試報告，教授累計測試報告三篇未繳 ，學生任一篇測試報告未繳。 逾時、逾期上傳檔案或送交申請書或檔案不完整。 無驗證結果說明，layout 檔案不完整。 教育性晶片課程名稱及授課教授與成績計分點名單不符，或參與學生姓名與成績計分點
15、名單不符。 針對審查委員所提之建議或修改事項提出之修改內容傳回時間超出規定時限。 針對審查委員所提之建議或修改事項提出之修改內容未傳回或傳回不完整。 此梯次面積不足，依評審成績及指導教授之 Paper credit 比較後，無法提供面積 給予下線。 設計案面積超過申請項目之限制大小。 電子檔打不開。 用錯 Technology File 。 DRC Error 。,其他注意事項-1,TSMC 0.35um SiGe製程因驗證軟體版本更新，使用舊版本之DRACULA DRC, LVS將發生無法預期錯誤，因此CIC將不再提供DRACULA command file,改以提供Calibre DRC,
16、 LVS, LPE之rule file作驗證，下線者均需改附Calibre 之驗證結果。 若在CIC RF Testkey Library中已有資料, 將不接受申請製作, 查詢方式:CIC Web Site = 晶片製作 = 晶片測試辦法及量測資料下載 智慧財產權切結書填寫要完整,中文專稱題名稱要與申請書上的專題名稱相符. 每次申請請至CIC網頁下載申請表格, 切勿再使用學長姐傳下來的舊表格. 教育性申請者請附表2/2之電子檔,以避免同一教師多項課程申請造成混淆. 教育性申請之研究內容,請勿將佈局圖當做電路詳圖貼附,以免被認定研究內容缺漏而不受理. 請勿直接將TSMC 0.35um 2P4M製
17、程當作TSMC 0.35um 1P4M的擴充版，而混用spice model以及 technology file。,其他注意事項-2,提醒學校自費晶片製作申請者注意：若您有TSMC 0.18/0.35 SiGe製程及 UMC 0.18 製程擬晶片製作，請儘早提出申請。因此三製程為Foundry廠的shuttle製程，以方塊(block ,5000x5000 um2)數訂購，而 每梯次的方塊數有限，故申請者須於時程表申請截止前三個月預約。如未能提前預約，則無法確認foundry廠有方塊數可供下線。 TSMC 0.18製程T18-94B(F)梯次以full wafer方式tape out，有較多面積提供申請者使用，歡迎多加利用！ 新增學術界下線繳交佈局檔及注意事項，申請者下線前應注意此項訊息，相關內容見網址：http:/www2.cic.org.tw/chip_fabrication/index.html 請勿自行定義打線圖Pin腳位置編號, 以免造成跨線, 詳情請參考CIC網頁94年度晶片製作之打線圖 UMC 0.18um Cell-Base製程，上傳目錄獨立為CBU18。原有TSMC 0.35um Cell-Base製程目錄由COMPASS35更名為CBT35。目錄用途請參考: http:/www2.cic.org.tw/shuttle/chipworks/,
