《数字电路09ch4-4pld》由会员分享，可在线阅读，更多相关《数字电路09ch4-4pld（55页珍藏版）》请在金锄头文库上搜索。
1、第四节 可编程逻辑器件,存储器的基本概念,4.4.1 存储器的基本单元,4.4.2 可编程逻辑器件PLD,4.4.3 CPLD的基本结构,4.4.4 现场可编程门阵列FPGA,4.4.5 可编程只读存储器PROM和可编程逻辑阵列PLA应用,存储器的基本概念,在计算机及数据处理系统中需要存放大量数据、中间结果、表格的设备，这就是随机存取存储器RAM。,RAM,单极型：,双极型：,工作速率高，集成度低。,功耗低，集成度高，随着工艺水平的提高速率在不断提高。,单极型 RAM,用MOS管触发器来实现，用MOS管较多、集成度低、功耗也较大。不需要刷新电路。,用栅极分布电容保存信息，它的存储单元所需要的M
2、OS管较少，因此集成度高、功耗也小。需要刷新电路。,静态RAM 即SRAM：,动态RAM 即DRAM：,存储器的基本概念,存储器的分类,顺序存取存储器,只读存储器,随机存取存储器,存储器的指标,基本存储单元的个数。,是指两次连续读取（或写入）数据之间间隔的时间。间隔时间越短，说明存取时间越短，存储器工作速度越高。,例如：一个存储器能存放256个数据，每个数据有8位，则该存储器的存储容量等于256字8位=2048=2K（1K=1024）。一般把8位称为1字节，则也可称该存储器的存储容量为256字节（简写256B），或者直接用2568表示。,存储容量：,存取时间：,存储器基本原理：,讲义 P204
3、,4-4-1 存储器的基本单元,用来存放数据的基本单元也就是PLD 中的编程单元：,非易失性有多种编程单元，其特点是掉电后信息不会丢失，它一般用于只读存储器。有ROM、PROM、EPROM、EEPROM、FLASH）,易失性单元：,这种基本单元采用的是静态随机存储器（SRAM）结构，或动态随机存储器(DRAM).其特点是掉电以后信息就要丢失。以后讲到的现场可编程门阵列（FPGA）采用这种编程单元。,非易失性单元：,4-4-1 存储器的基本单元,一次编程：,信息一次编程固定好，编程元件是PROM。,多次编程：,用户根据需要将数据储存在编程单元中，并可以多次写入和擦除，编程元件是UV EPROM和
4、E2PROM等。,编程单元采用 的是浮栅技术。,一、熔丝型开关,二、反熔丝型开关,0,0,0 0 0 0,1,1,1 0 0 1,用高压将PLICE介质击穿。,见P246,三、浮栅编程技术,用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内容。,（一）叠栅型（SIMOS）存储单元,0,问题：浮栅上的电荷无放电通路，没法泄漏。,用紫外线照射芯片上的玻璃窗，则形成光电电流，把栅极电子带回到多晶硅衬底，SIMOS管恢复到初始的导通状态。,向浮栅写入 电荷时，G加25 V，D接GND。,擦除浮栅 电荷时，G加5 V，D接25V。,（二）隧道型（FLOTO
5、X）储存单元,前面研究的可擦写存储器的缺点是擦除已存入的信息必须用紫外光照射一定的时间，因此不能用于快速改变储存信息的场合。,FLOTOX管的结构剖面示意图如图所示。,它与叠栅型管的不同在于浮栅延长区与漏区N 之间的交叠处有一个厚度约为80埃的薄绝缘层。,隧道型储存单元制成的存储器克服了这一缺点，它称为电可改写只读存储器E2PROM，即电擦除、电编程的只读存储器。,（三）闪速型（Flash）存储单元,闪速存储单元又称为快擦快写存储单元，右图是闪速存储单元剖面图。,闪速存储单元去掉了隧道型存储单元的选择管，它不像E2PROM那样一次只能擦除一个字，而是可以用一个信号，在几毫秒内擦除一大区段。,因
6、此，闪速存储单元比隧道型存储单元的芯片结构更简单、更有效，使用闪速存储单元制成的PLD器件密度更高。,N+,N+,（四）六管静态存储单元,闪速存储单元的可再编程能力约为10万次左右，但还是不及SRAM那样有无限制的再编程能力，以SRAM为存储单元的现场可编程门阵列（FPGA）可以实现无限次从一种运行逻辑转换到另一种运行逻辑的功能。,下图是SRAM六管存储单元，由两个具有有源下拉n沟道晶体管和有源上拉p沟道晶体管交互耦合的倒相器组成。,高和低电平是用具有分别到电源VCC和地GND的低阻抗通道的有源器件定义的两个电平。,D1、D2为两个传输NMOS管，其栅极接到字线，源极分别接到两条互补的位线上，
7、起传输作用。,（五）动态存储单元,DRAM的存储单元主要是利用MOS管栅极电容具有暂时存储电荷的作用。但是由于漏电流的存在，栅极电容上存储的电荷易消失，为了避免数据信息的丢失，就需要定期给栅极电容补充电荷，称为刷新 。,常见的DRAM基本存储单元有四MOS管、三MOS管和单MOS管的，其中单MOS管基本存储单元电路如图所示 。,存储单元由T1和一个电容C1组成，CB是位线上的分布电容 。信息保存在电容C1中，T1起门控作用，控制数据的写入或读出。每一次读操作对存储C1都起破坏作用，因此都必须刷新。,这种电路的缺点是刷新电路较复杂。,传统的逻辑系统: 当规模增大时,焊点多，可靠性下降；,系统规模
8、增加，成本升高；,功耗增加；,占用空间扩大。,4.4.2 可编程逻辑器件PLD概述,半定制,标准单元（Standard Cell）,门阵列（Gate Array）,可编程逻辑器件（Programmable Logic Device）,近年来PLD从芯片密度、速度等方面发展迅速，已成为一个重要分支。,MAX7128S,专用集成电路（简称ASIC）,用户定制 集成电路,ASIC,全定制（Full Custom Design IC）,厂商做出半成品,半定制（Semi-Custom Design IC）,SOC片上系统、单片机、DSP、嵌入式系统,全定制ASIC是利用集成电路的最基本设计方法（不使用现
9、有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。,半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(Cell based IC)。基于
10、门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。,4.4.2 可编程逻辑器件PLD,一、PLD的结构,与门 阵列,或门 阵列,乘积项,和项,PLD主体,输入 电路,输入信号,互补输入,输出 电路,输出函数,可由或阵列直接输出， 构成组合；通过寄存器输出， 构成时序方式输出。,可直接 输出,也可反馈到输入,它们组成结构基本相似如下：,输出既可以是低电平有 效，又可以是高电平有效。,见讲义P251,目前使用较广的PLD有CPLD和FPGA两大类。FPGA的规模已达到奔4 CP
11、U的4倍，约1.7亿晶体管数目。产品主要由Altera、Xilinx、Lattice三大厂商供应。,F2=B+C+D,二、PLD的逻辑符号表示方法,1. 输入缓冲器表示方法,2. 与门和或门的表示方法,固定连接,编程连接,F1=ABC,PLD具有较大的与或阵列，逻辑图 的画法与传统的画法有所不同。,三、组合逻辑器件的分类,（1）与固定、或编程：ROM和PROM,（2）与或全编程：PLA,（3）与编程、或固定：PAL、GAL和CPLD,1. 与固定、或编程：与阵列全固定，ROM和PROM。,PLD基本结构大致相同，根据与或阵列是否可编程分为三类：,0 0 0,0 0 1,0 1 0,1 1 1,
12、连接点编程时，需画一个叉。,2. 与、或全编程：,代表器件是PLA（Programmable Logic Array），下图给出了PLA的阵列结构。,在PLD中，它的灵活性最高。,不象PROM那样与阵列需要全译码。,由于与或阵列均能编程的特点，在实现函数时，所需的是简化后的乘积项之和，这样阵列规模比PROM小得多。,可编程,可编程,3. 与编程、或固定：代表器件PAL（Programmable Array Logic） GAL（Generic Array Logic）和CPLD。,在这种结构中，或阵列固定若干个乘积项输出，见下图。,4. 查找表结构,可编程逻辑器件的查找表（LUTLook Up
13、 Table）结构是利用SRAM的数据写入技术，即生产厂家在制造的可编程器件中加入一定容量的SRAM作为逻辑单元块，用户在使用时按所实现逻辑功能的真值表把对应的函数值写入到各存储单元中，而输入逻辑信号则是SRAM的地址，通过SRAM中地址与存储单元的对应关系可以得到对应的输出信号。,五个地址变量32个数据位,PLD从编程技术分类：,PROM,一次性可编程器件，采用熔丝技术。,闪速存储器,可重复编程器件。,多次性可编程器件，电写入，紫外线擦除计数,EPROM,EEPROM,FLASH,SRAM,随机存储器,电写入，电擦除。可直接在印刷板上的电路中编程，称在线可编程技术（ISP),为了实现时序逻辑
14、电路，必须加入相应的反馈结构和触发器 ，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型。,1. GAL16V8的基本结构（下图）,一个共用时钟CLK,四、PLD时序逻辑的电路结构,2. GAL输出逻辑宏单元OLMC的组成,输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：,3. 输出逻辑宏单元OLMC组态,输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：,专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和
15、寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。,(1) 专用输入组态 ：,(2) 专用输出组态：,（4）寄存器组态：当AC1(n)0，AC01时，如下图所示。,（3）同学自学(AC1(n)1，AC01 )。,此时OMUX选中触发器的同相输出Q端作为输出信号。,下图是22V10PLD器件（22V10是器件的产品型号）的逻辑单元和宏单元的一般结构，22V10PLD器件中包含有10个这样的宏单元，器件型号中的22表示器件的与阵列允许有22个输入数字信号。,五、PLD的性能特点,采用PLD设计数字系统和中小规模相比具有如下特点：,1. 减小系统体积：单片PLD有很高的密
16、度，可容纳中小规模集成电路的几片到十几片；,2. 增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；,各种PLD的结构特点,4. 提高系统处理速度：用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；,7.系统具有加密功能：某些PLD器件，如GAL或高密度可编程逻辑器件本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。,5. 降低系统成本：由于PLD集成度高，测试与装配的量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；,
