《微处理器系统结构与嵌入式系统设计(第2版) chap4》由会员分享，可在线阅读，更多相关《微处理器系统结构与嵌入式系统设计(第2版) chap4（84页珍藏版）》请在金锄头文库上搜索。
1、微处理器系统结构与嵌入式系统设计,第四章 总线技术与总线标准,4.1 总线技术 总线基础总线组织 总线仲裁 总线操作与时序 4.2 常见总线标准 并行总线标准串行总线标准,要素（介质、协议）、分类、性能（总线带宽）,单/双/多级总线,集中/分布，串行/并行,总线周期，同步/异步/半同步,RS232、USB、1394、SPI、现场总线,AMBA（片内总线）、PCI（系统内总线）、VXI （系统外总线）,2018/10/15,2,/ 84,第四章习题,作业：36、14 思考：1、2、7、12、15,2018/10/15,3,/ 84,第 四 章 结 束,计算机互联结构-总线,interconnec
2、tion structure：指计算机系统中连接各子系统的通路集合。总线(bus)是使用最普遍的互连结构。 总线特点 总线优势 减少部件间连线的数量 非总线结构的N个设备的互联线组数为N*(N-1)/2 非总线结构的M发N收设备间的互联线组数为M*N 扩展性好，便于构建系统 便于产品更新换代,公用性,2018/10/15,5,/ 84,总线要素,线路介质 种类：有线（电缆、光缆）、无线（电磁波） 特性 原始数据传输率带宽：传输介质可用的最高和最低频率之差对噪声的敏感性：内部或外部干扰对失真的敏感性：信号和传输介质之间的互相作用引起对衰减的敏感性：信号通过传输介质时的功率损耗 总线协议,总线信号
3、：有效电平、传输方向/速率/格式等,电气性能,机械性能,总线时序：规定通信双方的联络方式,总线仲裁：规定解决总线冲突的方式,如接口尺寸、形状等,其它：如差错控制等,无线电频段,11,总线通信协议,总线协议设计要素,信号线类型 专用信号线、复用信号线 总线仲裁方法 集中仲裁、分布仲裁 总线定时方法 同步、异步、半同步 总线宽度 地址总线、数据总线 数据传输类型 读/写/读-修改-写/写后读/块传输,2018/10/15,12,/ 84,总线分类,按所处位置 (数据传送范围),片上总线,芯片总线（片间总线、元件级总线）,系统内总线（插板级总线）,系统外总线（通信总线）,非通用总线（与具体芯片有关）
4、,通用标准总线,地址总线,控制总线,按总线功能,数据总线,并行总线,串行总线,按数据格式,按时序关系 (握手方式),同步,异步,半同步,同步,异步,单总线,多级总线,按总线组织,双总线,2018/10/15,13,/ 84,外部总线、 (系统)外总线 如并口、串口,系统总线、 (系统)内总线 如ISA、PCI,片(间)总线 三总线形式,片内总线 单总线形式,计算机系统的四层总线结构,2018/10/15,14,/ 84,15,内总线（插板级总线）,外总线(通信总线）,2018/10/15,15,/ 84,SoC的片上总线,片上总线特点 简单高效 结构简单：占用较少的逻辑单元 时序简单：提供较高
5、的速度 接口简单：降低IP核连接的复杂性 灵活，具有可复用性 地址/数据宽度、互联结构、仲裁机制可变 功耗低 信号尽量不变、单向信号线功耗低、时序简单 片上总线标准 ARM的AMBA 、IBM的CoreConnect Silicore的Wishbone、Altera的Avalon,ARM的AMBA: Advanced Microcontroller Bus Architecture,先进高性能总线AHB （Advanced High-performance Bus） 适用于高性能和高吞吐设备之间的连接，如CPU、片上存储器、DMA设备、DSP等 先进系统总线ASB（Advanced Syste
6、m Bus） 适用于高性能系统模块。与AHB的主要不同是读写数据采用了一条双向数据总线 先进外设总线APB Advanced Peripheral Bus） 适用于低功耗外部设备，经优化减少了功耗和接口复杂度 适合较复杂的应用，需要遵守较简单的操作协议；拥有众多的第三方支持。,2018/10/15,17,/ 84,AMBA2.0总线结构图,高性能 ARM核,高性能片上 RAM,高性能 DMAC核,高带宽片外存储器接口,桥,键盘,UART,Timer,PIO,AHB or ASB,APB,2018/10/15,18,/ 84,IBM的CoreConnect总线,处理器局部总线PLB （Proce
7、ssor Local Bus） 高带宽、低延迟、高性能 连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备 片内的外设总线OPB（On-chip Peripheral Bus） 连接低性能设备，减少其对PLB的性能影响 通过OPB桥实现PLB主设备和OPB从设备的数据传输 设备控制寄存器总线DCR（Device Control Register） 用于配置PLB设备和OPB设备的状态寄存器和控制寄存器 减轻PLB总线在低性能状态下的负荷 方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用。,2018/10/15,19,/ 84,IBM的CoreConnec
8、t总线结构框图,高性能 CPU核,高速 存储器,仲裁,DMAC核,外部总线结构接口,OPB 桥,Keyboard,UART,Timer,PIO,PLB,OPB,DCR,2018/10/15,20,/ 84,Silicore的Wishbone总线,定义了一条高速总线的信号和总线周期 在复杂系统中可采用两条Wishbone总线分别连接高速和低速设备，两条总线之间的接口简单 提供了4种互连方式 两个IP核的点到点连接；多个串行IP核的数据流连接；多个IP核的共享总线连接、高吞吐量的交叉开关 完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够
9、,2018/10/15,21,/ 84,Altera的Avalon总线,主要用于Altera公司的NIOS软核系统中实现SOPC。 规定了主设备和从设备之间进行连接的端口和通信时序，配置简单，可由EDA工具（SOPC Builder）快速生成。 采用从设备仲裁技术，允许多个主设备真正同步操作，优化了数据流，提高了系统的吞吐量。,2018/10/15,22,/ 84,Avalon的交换式总线结构,2018/10/15,23,/ 84,控制器2 （DMA控制器）,UART,程序 存储器,PIO,数据 存储器,系统总线,控制器1 （系统CPU）,仲裁器,传统总线的仲裁方式,2018/10/15,20
10、18/10/15,24,/ 84,Avalon总线,控制器2 （DMA控制器）,UART,程序 存储器,PIO,数据 存储器,系统总线,控制器1 （系统CPU）,仲裁器,Avalon总线的仲裁方式,2018/10/15,25/81,2018/10/15,25,/ 84,传统芯片总线（三总线）,哈佛体系结构,冯诺依曼体系结构,2018/10/15,26,/ 84,现代芯片总线结构,2018/10/15,27,/ 84,总线的性能指标,总线时钟频率（Hz） 总线宽度（bits） 总线速率（次/s） 总线时钟频率/总线周期数 总线带宽（bytes/s） 总线速率（总线宽度/8） 总线同步方式 总线负
11、载能力,数据线（数据通路宽度） 地址线（寻址空间）,传送一次数据所需的时钟周期数,2018/10/15,28,/ 84,1. CPU的前端总线(FSB)频率为400MHz或800MHz，总线周期数为1/4(即1个时钟周期传送4次数据)，位宽64bit，则FSB带宽为多少？400(64/8) / (1/4)=12.8GB/s 或800(64/8) / (1/4)=25.6GB/s 2. PCI总线频率为33.3MHz，位宽32/64 bit，总线周期数为1，则PCI总线带宽为多少？33.3(32/8) 1=133MB/s 或33.3(64/8) 1= 266MB/s,总线带宽的计算,2018/1
12、0/15,29,/ 84,总线带宽的提高,总线带宽(bus band width) 表示单位时间内总线能传送的最大数据量。有时也用“数据总线宽度数据周期数时钟频率”来表示。,2018/10/15,30/81,成本、串扰,系统功能设计,每个时钟周期内传送数据的次数,总线偏离（skew）、兼容性,2018/10/15,30,/ 84,总线带宽的充分利用,总线共享技术（多路复用） TDM、FDM、CDM、SDM、WDM其它 信源编码（如数据压缩）、信道编码（如调制解调）,时分复用,频分复用,2018/10/15,31,/ 84,常见的几种总线组织形式,2018/10/15,几种总线组织形式的比较,单
13、总线 特点 存储器和I/O分时使用同一总线 优点 结构简单，成本低廉，易于扩充 缺点 带宽有限，传输率不高（可能造成物理长度过长） 双总线 特点 存储总线+I/O总线 优点 提高了总线带宽和数据传输速率 缺点 CPU繁忙 多级总线 特点 高速外设和低速外设分开使用不同的总线 优点 高效，进一步提高系统的传输带宽和数据传输速率 缺点 复杂,2018/10/15,33,/ 84,总线仲裁,总线周期一般包括4个阶段：总线请求与仲裁、寻址、传数、结束。其中总线仲裁(arbitration)也称为总线判决，其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突。 分布式(对等式)仲裁 控制逻
14、辑分散在连接于总线上的各个部件或设备中 协议复杂且昂贵，效率高 集中式(主从式)仲裁 采用专门的控制器或仲裁器 总线控制器或仲裁器可以是独立的模块或集成在CPU中 协议简单而有效，但总体系统性能较低,其他分类方式： 串行仲裁、并行仲裁、串并行仲裁,特点：各主控模块共用请求信号线BR和忙信号线BB， 其优先级别由其在链式允许信号线上的位置决定； 优点：具有较好的灵活性和可扩充性； 缺点：主控模块数目较多时，总线请求响应速度较慢；,菊花链（串行）总线仲裁,主控模块1,主控 模块2,主控模块N,允许BG,请求BR,忙BB,总线仲裁器,2018/10/15,35,/ 84,特点：各主控模块有独立的请求
15、信号线BR和允许信号 线BG，其优先级别由总线仲裁器内部模块判定； 优点：总线请求响应的速度快； 缺点：扩充性较差；,并行仲裁,主模块1,主模块2,主模块N,允许BG,请求BR,忙BB,总线仲裁器,集中式(主从式),2018/10/15,36,/ 84,串并行二维仲裁,从下一设备,主模块1,主模块2,主模块3,允许BG,请求BR,忙BB,总线仲裁器,主模块4,到下一设备,综合了前两种仲裁方式的优点和缺点,2018/10/15,37,/ 84,总线操作与时序,总线操作 总线周期 如存储器读/写周期、I/O口读/写周期、DMA周期、中断周期 多主控制器系统的总线操作周期一般分为四个阶段：总线请求及
16、仲裁阶段、寻址阶段、传数阶段和结束阶段 单主控制器系统的总线操作周期一般只需要寻址和传数两个阶段 总线时序 同步：所有设备采用统一时钟信号进行收发定时 异步：依靠握手(handshake)信号实现收发控制 半同步：具有同步总线的高速和异步总线的适应性,通过总线进行信息交换的过程,总线设备完成一次完整信息交换的时间,总线事件的协调方式，目的是实现可靠的寻址和数据传送,2018/10/15,38,/ 84,总线主控制器的作用,总线系统的资源分配与管理 提供总线定时信号脉冲 负责总线使用权的仲裁 不同总线协议的转换 不同总线间数据传输的缓冲,2018/10/15,39,/ 84,同步并行总线时序,特点 系统使用同一时钟信号控制各模块完成数据传输 一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束 地址、数据及读/写等控制信号可在时钟沿处改变 优点： 电路设计简单，总线带宽大，数据传输速率快 缺点： 时钟以最慢速设备为准，高速设备性能将受到影响,
