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1、序号（学号）：序号（学号）：0121309340728实实验验报报告告书书实验类别FPGA 原理及应用学 院信息工程学院专 业通信工程班 级通信 1303姓 名梁飞 指导教师张家亮2015 年 12 月 15 日实验课程名称：FPGAFPGA 原理及应用原理及应用实实验验项项目目名名称称ISE 应用基础实验实实验验成绩成绩实实 验验 者者梁飞专业班级专业班级通信 1303组组 别别18同同 组组 者者实验日期实验日期ISEISE 应用基础实验应用基础实验 1.11.1 实验目的实验目的 （1）熟悉 ISE9.1 开发环境，掌握工程的生成方法； （2）熟悉 SEED-XDTK XUPV2Pro
2、实验与仿真设计的环境； （3）了解 PicoBlaze 8-bit 嵌入式微控制器特点。 1.21.2 实验内容实验内容 （1）创建工程； （2）添加 HDL 资源文件； （3）配置一个应用程序完成设计； （4）设计的仿真及实现。 1.31.3 实验准备实验准备 （1）将光盘下 03. Examples of Program 实验程序目录下的 01. ISE9.1 文件夹拷贝到 E： 盘根目录下； （2）将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； （3）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； （4）启动计算机后，将 XUPV2Pr
3、o 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板 上的2.5V，3.3V，1.5V 的电源指示灯是否均亮，若有不亮的，请断开电源，检查电 源。 1.41.4 实验步骤实验步骤（1 1） 创建工程创建工程 1）双击桌面 Xilinx ISE9.1 快捷方式打开 ISE 工程管理器（Project Navigator） 。 2） 打开 Project Navigator 后，选择 File New Project ，弹出新建工程对话框；图 1-2 ISE 工程管理器3）在工程路径中单击“”按钮，将工程指定到如下目录，单击确定。 Verilog 使用者：E: 01. ISE9
4、.1xupv2pro labs veriloglab1 VHDL 使用者：E: 01. ISE9.1xupv2pro labsvhdllab1 4）在工程名称中输入 Flow_lab，点击 Next 按钮，弹出器件特性对话框。器件族类型（Device Family）选择“Virtex2P” ，器件型号（Device）选“XC2VP30 ff896 -7” ，综合工具（Synthesis Tool）选“XST (VHDL/Verilog)” ，仿真器（Simulator）选“ISE Simulator” ，如图所示。图 1-3 特性对话框5）单击 Next 按钮，弹出创建新资源（Create N
5、ew Soure）对话框，可以使用这个对话框来创建新的 HDL 资源文件，或者也可以创建工程后，新建 HDL 资源文件；图 1-4 创建新资源对话框6）单击 Next 按钮，弹出添加存在资源对话框；图 1-5 添加存在资源对话框（2 2） 添加添加 HDLHDL 资源文件资源文件 1） 点击 Add Source 按钮，指向 E:01. ISE9.1KCPSM3VHDL（Verilog）活页夹下，选择 kcpsm3_int_test 和 kcpsm3 文件，单击 Open 按钮；图 1-6 操作示意2） 单击 Next 按钮，弹出工程信息后单击 Finish 按钮；图 1-7 操作示意3） 单
6、击 OK 按钮，资源文件添加完成如图；图 1-8 资源文件添加完成注意：在工程中你会看到一个 int_test 模块出现红色问号，这是工程中缺少资源文件的标记，在下一步将会解决此问题。 （3 3） 配置一个应用程序完成设计配置一个应用程序完成设计 1）打开 E:01. ISE9.1KCPSM3 目录下的 Assembler 文件夹。注意 KCPSM3.exe 汇编编译系统执行文件和 ROM_form 模板文件与两个 PSM 例子文件必须在这个目录下。紧记汇编编译器生成的用于程序内存的 VHDL/Verilog 文件会在这个目录下；图 1-9 程序内存的 VHDL/Verilog 文件所在目录2
7、） 用文件编辑器打开 int_test.psm 文件，浏览一下代码，此档就是设计者编写和输入的源文件； 3） 在开始菜单中的所有程序的附件，点击命令提示符，使用 cd 命令指向汇编编译器的目录下，输入 kcpsm3 int_test.psm 命令； 图 1-10 操作 DOS 命令示意4）执行完命令后，会看到在 Assembler 下生成了一些文件，其中包括 VHDL (int_test.vhd) 和 Verilog (int_test.v)，这就是汇编编译系统把编写的汇编源文件 int_test.psm 自动生成用于程序内存的 VHDL/Verilog 格式文件，以用于综合和仿真。 5）在
8、ISE Project Navigator，点击 Project Add Copy of Source，指向 E:01. ISE9.1KCPSM3Assembler 目录下的 int_test.vhd 或者 int_test.v 文件；图 1-11 操作示意单击打开后如图；图 1-12 操作示意点击 OK 后，则将 int_test.vhd 或者 int_test.v 文件添加到工程里，解决了出现红色问号的问题；图 1-13 操作示意（4 4）设计的仿真）设计的仿真 1）如前所述，在 ISE Project Navigator 点击 Project Add Copy of Source，指向E
9、:01. ISE9.1KCPSM3vhdl (或者 verilog)目录，选择 test_bench.vhd (或者 testbench.v)文件，点击打开；图 1-14 操作示意2） 选择 Simulation Only，点击 OK，则将测试范本（Testbench）test_bench.vhd/.v文件添加到工程里；图 1-15 操作示意3）单击 Sourcese 窗口中的 testbench，则在 Processes 窗口中显示 Xilinx ISE Simulator 工具栏，扩展开后，右键单击 Simulator Behavioral Model，选择Properties，对 Sim
10、ulation Run Time 输入 10000ns，单击 OK 按钮；图 1-16 操作示意4）双击 Processes 窗口中的 Simulate Behavioral Model 对设计进行仿真，在右方窗口弹出仿真结果的波形；图 1-17 仿真及结果示意（5 5）设计的实现设计的实现 1）在工程的 Sources 窗口，Sources for 选择 Synthesis/Implementation，并单击工程的顶层文件 kcpsm3_int_test.vhd/v；图 1-18 操作示意 改2） 在工程的资源操作窗（Processes） ，双击 Implement Design；图 1-
11、19 操作示意3）当实现设计（Implement Design）运行的过程中，展开实现（Implement Design）的步骤，会看到实现过程中，首先是进行综合（Synthesis） ，然后才依次完成实现的步骤。当完成相关操作后，在每个操作步骤前会显示一个小图标，表示该步骤的完成情况。对于本设计，在一些操作步骤前显示的是叹号，这些警告是可以忽略的。上图的示意如下： 对号表示该操作步骤成功完成； 叹号表示该操作步骤虽完成但有警告信息； 叉号表示该操作步骤因错误而未完成。 4）当完成这些操作步骤后，生成相应的操作报告供查看。实现操作完成后，再看 design utilization 的 Desi
12、gn Summary 窗口；实验课程名称：FPGAFPGA 原理及应用原理及应用实实验验项项目目名名称称Architecture Wizard 与 PACE 实验实实验验成绩成绩实实 验验 者者梁飞专业班级专业班级通信 1303组组 别别18同同 组组 者者实验日期实验日期ArchitectureArchitecture WizardWizard 与与 PACEPACE 实验实验 1.11.1 实验目的实验目的 （1）熟悉并使用 Architecture Wizard； （2）掌握如何例化 DCM 模块单元； （3）熟悉并使用 PACE。 1.21.2 实验内容实验内容 （1）使用 Archi
13、tecture Wizard 生成 DCM 模块单元； （2）将例化 DCM 模块单元添加到工程； （3）使用 PACE 进行引脚位置锁定。 1.31.3 实验准备实验准备 （1）将光盘下 03. Examples of Program 实验程序目录下的 01. ISE9.1 文件夹拷贝到 E：盘根目录下； （2）将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； （3）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； （4）启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板 上的2.5V，3.
14、3V，1.5V 的电源指示灯是否均亮,若有不亮的，请断开电源，检查电源；1.41.4 实验步骤实验步骤 包括 DCM 模块生成、DCM 组件例化、管脚分配、超级终端的使用、UART 实时时钟操作等 （1 1）使用）使用 ArchitectureArchitecture WizardWizard 生成生成 DCMDCM 模块单元模块单元 1）选择 Start Programs Xilinx ISE 9.1i Project Navigator，进入 ISE 的 Project Navigator 环境； 2）选择 File Open Project，并指向如下目录，选择 arwz_pace.is
15、e 打开工程； Verilog 使用者: E: 01. ISE9.1xupv2pro labs veriloglab 2arwz_pace VHDL 使用者: E: 01. ISE9.1xupv2pro labs vhdllab 2arwz_pace 3）双击 Processes 窗口中的 Creat New Source，弹出新资源向导窗口，选择 IP (CoreGen 5） 在“-Signals for DCM, as follows:”注释的下方添加 DCM 的 50MHz 的信号声 明： signal clk50MHz : std_logic; 6） 在实体说明里添加 lock 输出管脚如下： entity uart_clock is Port ( tx : out std_logic; rx : in std_logic; alarm : out std_logic; clk : in std_logic; lock : out std_logic );end uart_clock; 7） 保存后，my_dcm.xaw 作为一个模块加入顶层设计文件中；图 2-7 操作示意 （3 3） 使用使用 PACEPACE 进行管脚分配进行管脚分配 1） 在工程的 Sources 窗口，选择顶层设计文件
