微机原理第6章

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1、第6章,第6章：6.1 半导体存储器概述,按速度由快到慢，容量由小到大，存储器可分为：cpu寄存器、高速缓冲存储器、主存储器、辅助存储器。本章介绍采用半导体存储器及其组成主存的方法,第6章：6.1.1 半导体存储器的分类,按制造工艺分 双极型存储器：速度快、集成度低、功耗大 MOS型存储器：速度慢、集成度高、功耗低 按信息存储方式分 随机存取存储器RAM：可读可写、断电丢失 只读存储器ROM：正常只读、断电不丢失,详细分类，请看图示,详细展开，注意对比,第6章：随机存取存储器RAM,第6章：只读存储器ROM,掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：

2、用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除,6.1.2 半导体存储器的性能指标,1、存储容量存储容量字数字长N M （M为I/O电路数（数据线根数）,2、存取速度一般用最大存取时间或存取周期来描述。存取周期愈短，其存取速度愈高 3、功耗包括“维持功耗”和“操作功耗”。应在保证速度的前提下尽可能减小功耗，特别是“维持功耗”。 4、可靠性可靠性一般是指存储器抗外界电磁场、温度等因素变化干扰的能力。平均无故障间隔时间可达几千小时

3、以上。 5、价格,第6章：6.2.1半导体存储器芯片的结构, 存储体 存储器芯片的主要部分，用来存储信息 地址译码电路 根据输入的地址编码来选中芯片内某个特定的存储单元 片选和读写控制逻辑 选中存储芯片，控制读写操作,第6章：存储矩阵（存储体）,存储体是存储1或0信息的电路实体，它由许多个存储单元组成，可存储1位（位片结构）或多位（字片结构）二进制数据，每一位二进制数需要一个基本存储电路。存储体中的基本电路配置成一定的阵列并进行编址，因此也叫存储矩阵。存储芯片中基本存储电路的排列通常有：N1、N4、N8三种。,示例,存储容量与地址、数据线个数有关： 芯片的存储容量(NM)存储单元数存储单元的位

4、数2nMn：芯片的地址线根数M：芯片的数据线根数,地址译码器,单译码结构 双译码结构 双译码可简化芯片设计 主要采用的译码结构,对地址信号译码，有两种译码编址方法。 单译码方式地址译码器只有一个，存储单元呈线性排列。译码输出的字选择线直接选中与地址码对应的存储单元。选择线数目较多，适用于小容量字结构存储器。 双译码方式地址译码器有两个。减少芯片内的地址译码 电路，但速度慢。选择线数目较少，适用于大容量的存储器。,第6章：2.地址译码电路,（1）单译码方式,（2）双译码方式,第6章：3. 片选和读写控制逻辑,片选端CS或CE有效时，可以对该芯片进行读写操作 输出OE输出开放引线段,高电平有效，允

5、许芯片内数据输出该控制端对应系统的读控制线 写WE写开放引线段,低电平有效，控制写操作。有效时，数据进入被寻址的单元中该控制端对应系统的写控制线 R/W 读/写控制引线端,高电平进行读操作;低电平进行写操作,4、三态双向缓冲器,1）数据输入/输出采用三态双向缓冲器控制，可方便地与系统数据总线相连接。 2）读操作：CS、OE、R/W,WE为高，数据从基本存储电路经三态双向缓冲器传送至系统数据总线。写操作：CS为高， R/W,WE为低，数据从系统数据总线三态双向缓冲器传送至存储器中相应的基本存储电路。 非读/写操作：CS、OE为低，三态双向缓冲器对系统数据总线呈现高阻状态，使存储器芯片与系统数据总

6、线完全隔离。,第6章：6.2.2 静态RAM,SRAM的基本存储单元是触发器电路;每个基本存储单元存储二进制数1位,由6个晶体管组成;许多个基本存储单元形成行列存储矩阵;SRAM一般采用“字结构”存储矩阵： 每个存储单元存放多位（4、8、16等） 每个存储单元具有一个地址,SRAM 2114 SRAM 6264,*1.静态基本存储单元电路,构成（6个NMOS场效应管）,图6-5 NMOS静态基本存储电路,工作过程 读出 字线为高电平，从位线读出数据。写入 字线为高电平，从位线写入,*2. 静态RAM电路构成,图6-7 静态RAM芯片的结构示意图,第6章：SRAM芯片2114,存储容量为1024

7、4 18个引脚： 10根地址线A9A0 4根数据线I/O4I/O1 片选CS 读写WE,功能,第5章：SRAM芯片6264,存储容量为8K8 28个引脚： 13根地址线A12A0 8根数据线D7D0 片选CS1、CS2 读写WE、OE,功能,6.2.3 动态RAM(DRAM),DRAM的基本存储单元是单个场效应管及其极间电容; 数据以电荷的形式直接存在极间电容上; 必须配备“读出再生放大电路”进行刷新 每次同时对一行的存储单元进行刷新 许多个基本存储单元形成行列存储矩阵 DRAM一般采用“位结构”存储体： 每个存储单元存放一位 需要8个存储芯片构成一个字节单元 每个字节存储单元具有一个地址,1

8、.基本存储电路,*工作过程 写入W=1,Y=1 Q通D=0 C1放电 写入0D=1 C1充电 写入1,读出W=1,Y=1,Q通C1电荷较多为1 ,则C1被放电,使D=1,此后C1上无电荷,因此动态RAM是破坏性读出. 读出过程: 先读出,后写入,*工作过程 刷新每隔2ms必须刷新一次。W=1，Y=0，Q通每行中所有数据位被读出，并放大和刷新。由于Y=0，在数据线D不能读出数据。,1）读出信息必须经过灵敏的读出放大器才能输出。因：C2/C110(芯片容量越大，C2越大），因此读“1”时的电压增量与读“0”时的电压增量相差只有几百毫伏。 2）破坏性读出。因C2、C1间的电荷重分配破坏了原存信息，读

9、出后需重写。 3）信息不能长久保存。因未选通时，泄漏电流使C1不断放电，同时C1很小，所以存储电荷的保存时间很短，通常不超过2ms，故必须在2ms时间内对存储信息进行周期性再生或刷新。,注：,动态存储器的结构及组成,1）存储矩阵 2）地址译码器（分时复用）注：地址信号分时复用， RAS有效，用于行译码；CAS有效，用于列译码。 3）控制电路RAS：行地址选通信号CAS：列地址选通信号WE：写允许信号注：无CS片选信号线 4）三态双向缓冲器,2、动态存储器芯片举例,存储容量为64K1 16个引脚： 8根地址线A7A0 1根数据输入线DIN 1根数据输出线DOUT 行地址选通RAS* 列地址选通C

10、AS* 读写控制WE*,DRAM芯片2164,3、动态RAM的刷新,注：1）刷新按行进行，一个刷新周期（往往与读/写周期相等 ）对一行的所有基本存储电路都刷新一遍。2）在“允许存储器操作信号”及“刷新命令”的共同控制下，来自CPU或外部电路的刷新行地址计数器的信号选通存储器的某一行（列信号处于高阻态），进行刷新。3）刷新次数等于单个存储矩阵的行数N设 N=2n，n为刷新地址计数器的触发器位数。,CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期相等。根据刷新周期时间的不同，通常有三种刷新方式：（1）定时集中刷新方式。（2）非同步的刷新方式。（3）同步刷新方式。,第6章：6.2.4 RAM

11、存储容量的扩展方法,这是本章的重点内容 SRAM、EPROM与CPU的连接 译码方法同样适合I/O端口,第6章：存储芯片数据线的处理,若芯片的数据线正好8根： 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充”,1、位扩展方式 用16K1的芯片 16K8的存储器图6-11 位扩展方式连接方式,多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数 其它连接都一样 这些芯片应被看作是一个整体，常被称为“芯片组”,例 用1K4的芯片 1K8的存储器,第6章：存储芯片地址线

12、的连接,芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”,第6章：片内译码,A9A0,存储芯片,字扩展方式,存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围，这种扩充简称为“地址扩展”或“字扩展”进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现,用16K8的芯片 64K8的存储器图6-12 字扩充连接方式,字扩展 例 用1K8的芯片 2K8的存储器,字位扩展,当存储芯片的位数和单元数都不能满足存储要求时，就要同时进行位扩展

13、和字扩展，即字位扩展。设芯片容量 JK存储器容量 MN ，其中JM且KN扩展方法：用N/K块芯片组成一个芯片组实现位扩展， 用M/J个这种芯片组满足存储单元数的要求。因此共需芯片总数： N/K M/J,第6章：(1)译码和译码器,译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154,译码器74LS138,74LS138的功能表,*第6章：全译码,全译码：所有的系统地址线均参与对存储单元的译码寻址，包括 片内译码：

14、低位地址线对芯片内各存储单元的译码寻址 片选译码：高位地址线对存储芯片的译码寻址 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多,示例,*全译码示例,*第6章：部分译码,部分译码：只有部分高位地址线参与对存储芯片的 译码。 每个存储单元将对应多个地址（地址重复），需要 选取一个可用地址 可简化译码电路的设计，但系统的部分地址空间将被浪费,示例,*部分译码示例,*第6章：线选译码,线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多个存储地址） 一个存储地址

15、会对应多个存储单元 多个存储单元共用的存储地址不应使用,示例,切记： A14 A1300的情况不能出现 00000H01FFFH的地址不可使用,*线选译码示例,6.2.5 存储器系统与CPU系统连接实例,一、 EPROM、RAM子系统与CPU主系统的连接 二、 8086CPU的最小模式与静态RAM的连接,CPU与RAM存储器系统连接时主要需要解决:数据总线(DB)地址总线(AB)控制总线(CB)的问题,1、存储器的地址分配和片选问题； 2、控制信号的连接问题； 3、CPU总线的负载能力问题； 4、CPU的时序和存储器芯片的存取速度的配合问题。,存储器芯片同CPU连接时要注意的问题：,1. 总线

16、驱动,CPU的总线驱动能力有限 单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动 双向传送的数据总线，可以采用三态双向驱动器来加以驱动,2. 时序配合,分析存储器的存取速度是否满足CPU总线时序的要求 如果不能满足： 考虑更换芯片 总线周期中插入等待状态TW,切记：时序配合是连接中的难点,RAM存储器与CPU的连接 图6-13 用2114芯片组组成4096 8存储器,例：2114(1k*4)与8088CPU的连接,要求组成容量为2K*8的存储器，要求地址是连续的。,2114与8088CPU的连接（最小模式）,DB,第6章：教学要求,1. 了解各类半导体存储器的应用特点 2. 熟悉半导体存储器芯片的结构 3.掌握SRAM 2114、DRAM 4116、EPROM 2764、EEPROM 2817A的引脚功能； 4. 掌握存储芯片与CPU连接的方法，特别是片选端的处理习题（第232页 ）3,