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1、上页下页返回数字电子技术基础4 组合逻辑电路的分析和设计4.8 组合逻辑电路中的竞争与冒险4.1 概述4.2 门级组合逻辑电路的分析与设计4.3 编码器与译码器4.4 多路选择器和多路分配器4.5 加法器和比较器4.6 基于MSI逻辑电路的分析4.7 基于MSI逻辑电路的设计上页下页返回数字电子技术基础4.1 概述数字电路可分为组合逻辑电路和时序逻辑电路两 大部分。 1. 组合逻辑电路在任何时刻，逻辑电路的输出状态只取决于电路各输入状态的组合，而与电路原来的状态无关。上页下页返回数字电子技术基础a. 电路中就不包含记忆性元器件;2. 组合逻辑电路的主要特点b. 而且输出与输入之间没有反馈连线;
2、c. 门电路是组合电路的基本单元。 d. 输出与电路原来状态无关 。上页下页返回数字电子技术基础3. 组合逻辑电路的方框图A1、A2、An 输入逻辑变量L1、L2、Lm输出逻辑变量图中：上页下页返回数字电子技术基础Li = fi (A1、A2、An) i = (1、2、m)输出与输入之间的逻辑关系： 组合逻辑电路可以有多个输入端和多个输出端。 上页下页返回数字电子技术基础4. 组合逻辑电路中的两类问题(1) 组合逻辑电路的分析根据已知的逻辑电路图分析电路的逻辑功能。(2) 组合逻辑电路的设计根据逻辑问题，得出满足要求的逻辑电路图 或VHDL语言程序等设计结果。上页下页返回数字电子技术基础4.2
3、 门级组合逻辑电路的分析与设计4.2.1 分析方法门级组合逻辑电路的基本单元是各种基本门电路 。组合逻辑电路分析流程图逻辑电路图逻辑真值表 化简或变换逻辑表达式逻辑 功能 说明上页下页返回数字电子技术基础分析过程一般步骤：a. 根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。b. 根据输出函数表达式列出真值表。c. 用文字概括出电路的逻辑功能。d. 对原电路进行改进设计， 寻找最佳方案(这一步不一定都要进行)。 上页下页返回数字电子技术基础例1 分析图示电路的逻辑功能。ABCL若A3B2,则FAB=1；若A2BYA=BYABYA=BYABB0 B1 B2 B3CC14585
4、IA=B IAB YA=B YAB是级联输入端A3 A 0、B3 B 0是输入端YAB是输出端上页下页返回数字电子技术基础(2) CC14585的功能表 上页下页返回数字电子技术基础(2) 比较器输出逻辑表达式比较器内部电路决定的优先级 ：IAB最低。上页下页返回数字电子技术基础若只比较两个4位二进制数，可令扩展端IAB=1 。 A3A2A1A0 B3B2B1B0IABIA=B IABYA=BYABIA=B IABYA=BYABIA=B IABYA=BYABYA=BYA1001时，L1=1；当A3A2A1A00100时，四舍五入输出L2=0；当A3A2A1A00100时，L2=1。设输入为A3
5、A2A1A0，BCD码检测输出L1，四舍五入输出L2。上页下页返回数字电子技术基础 检测BCD码，输出是L1；故将逻辑问题划分为二个功能块电路： 四舍五入，输出是L2。功能框图上页下页返回数字电子技术基础(2) 设计功能块内部电路a. 分析设计要求可知，本题目二个功能块电路都是要比较两个4位二值数码的大小，故可以选用中规模4位数值比较器MC14585B。将比较器的输出端YAB作为BCD码检测输出端L1；比较器的输出端YAB作为四舍五入输出端L2。将A3A2A1A0接入两片MC14585B的输入端A3A2A1A0，另一组输入端B3B2B1B0分别接1001和0100；上页下页返回数字电子技术基础
6、(3) 逻辑电路图上页下页返回数字电子技术基础b. 用中规模加法器实现四舍五入电路 BCD码检测电路 c. 试用MUX实现本题比较电路的逻辑功能。上页下页返回数字电子技术基础例3 A3A2A1A0、B3B2B1B0、C3C2C1C0和E3E2E1E0是待传送的4路数据，每路数据有4位。试设计利用D3D2D1D0数据总线分时传送各路数据的逻辑电路。解 (1) 划分功能框图根据题意，要求利用数据总线分时传送4路数据，因此可以通过四组三态门A、B、C、E将各路数据线接到数据总线上，再利用一个24线译码器的译码输出，分别控制四组三态门的选通信号，即可达到分时传送的要求。上页下页返回数字电子技术基础功能
7、块电路框图上页下页返回数字电子技术基础(2) 设计功能块内部电路由于各组三态门功能块内部需要4路三态门对应4位数据，因此三态门可选用74LS125(4三态门芯片)，译码电路选择双24线译码器74LS139。上页下页返回数字电子技术基础A3B3C3E3 0 0 0 1 1 0 1 1 X1 X0D3 D2 D1 D0A2B2C2E2 A1B1C1E1 A0B0C0E0电路的功能表上页下页返回数字电子技术基础(3) 画电路图上页下页返回数字电子技术基础(4) 验证设计74LS125的逻辑功能：输出Y为高阻状态；使能端 ,输出等于输入，Y=A；使能端 ,上页下页返回数字电子技术基础由于 、 、 、
8、，当 ，X1X0由00 11变化时，分别选通 、 、 和 对应的三态门。上页下页返回数字电子技术基础当 时，74LS125-A导通，将数据A3A2A1A0送到数据总线D3D2D1D0上。同样， 、 和 分别为低电平时，可将相应的一组数据送到数据总线上，实现分时传送数据的功能。上页下页返回数字电子技术基础4.8 组合逻辑电路中的竞争与冒险前面讨论组合逻辑电路的工作时，都是在输入输出处于稳定的状态下进行的。实际上，由于电路的延迟，使逻辑电路在信号变化的瞬间可能出现错误的逻辑输出，从而引起逻辑混乱。上页下页返回数字电子技术基础由于竞争而使电路输出产生尖峰脉冲的现象叫做冒险现象，简称险象。1. 竞争与
9、险象在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的时间有先有后，这种现象称为竞争。(1) 竞争与冒险现象(2) 竞争与冒险现象说明上页下页返回数字电子技术基础对于图示电路b. 如果考虑门的延迟，但忽略信号的前后沿。其输出函数为a. 在理想情况，即不考虑门的信号延迟和信号的上下沿。当B=C=1时， 应有F=A+A=1，即不管A如何变化，输出F恒为高。F=AB+AC上页下页返回数字电子技术基础假定各门的延迟时间均为tpd输入输出信号波形在输出端产生了一种宽度很窄的脉冲， 人们形象地 称其为毛刺。这种输出是由竞争所造成的错误输出。上页下页返回数字电子技术基础门的延迟时间tpd越大
10、，则输出出现的脉冲越宽。输出出现的这种脉冲不是逻辑表达式所预期的，但在实际电路中是可能存在的。上页下页返回数字电子技术基础竞争是经常发生的，但不一定都会产生毛刺。所以竞争不一定造成危害。但一旦出现了毛刺，若下级负载(特别是时序电路)对毛刺敏感，则毛刺将使负载电路发生误动作。 (3) 冒险现象的类型冒险现象分为静态险象和动态险象两种类型。a. 静态险象在输入信号变化，按逻辑表达式输出不应有变化的情况 下，实际上会在输出端产生一个“1”或“0”的窄脉冲，称之为静态险象。上页下页返回数字电子技术基础静态险象按其产生的条件又可分为功能险象和逻辑险象。功能冒险是由于多个输入变量同时变化引起的冒险。 (a
11、) 功能险象功能冒险是由于变化的输入信号快慢不一致，因而导致了变化的输入信号之间的竞争。上页下页返回数字电子技术基础功能冒险是罗辑函数的功能所固有的，它无法用改变设计的方法消除，只能通过控制输入信号的变化次序来避免。(b) 逻辑险象仅由一个输入信号发生变化引起的冒险称为逻辑险象。静态险象按其稳态输出是1还是0的不同，又可分静态1及0险象。a) 静态1险象在输入信号变化前后，稳态的输出均为1，且在1的输出 上出现一个负向窄脉冲(即输出为101)。这种险象称为 静态1险象。上页下页返回数字电子技术基础1险象(输出负脉冲) (B=C=1时）上页下页返回数字电子技术基础b) 静态0险象在输入信号变化前
12、后，稳态的输出均为0，且在0的输出 上出现一个正向窄脉冲(即输出为010)。这种险象称为 静态0险象。0险象(输出正脉冲) (B=C=0时）上页下页返回数字电子技术基础b. 动态险象在组合逻辑电路中，若输入信号变化前后的稳态输出均值不同，且在输出稳态之前输出要变化三次，期间经过暂时状态01或10(即输出出现101 0或010 1)。这种险象称之为动态险象。上页下页返回数字电子技术基础4.8.2 险象的识别和消除方法1. 险象的识别(1) 代数法首先，找出具有竞争能力的变量；静态1险象(如X从1 0)静态0险象(如X从0 1)然后逐次改变其它变量，若得到的表达式，为下列形式之一，则有险象存在。上
13、页下页返回数字电子技术基础解 由函数可看出变量A和C具有竞争能力，且有 例1 判断 是否存在冒险现象。由上可看出，当B=C=1时将产生1险象。 上页下页返回数字电子技术基础例2 判断 的冒险情况。A变量 C变量 由上可看出，当B=C=0和A=B=0 时将产生 0险象。 解 变量A、C具有竞争能力，冒险判别如下： 上页下页返回数字电子技术基础2. 卡诺图法 如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。判断的方法：图上两卡诺圈相切，当输入变量ABC由111变为110时，F从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则函数值可能按1 - 0 - 1变化，从而出现毛刺。
14、 如图所示上页下页返回数字电子技术基础2. 险象的消除(1) 修改逻辑设计(增加冗余项) 增加多余项BC即是在卡诺图上两卡诺圈相切处增加了一个BC圈。式 F=AC+AB，在B=C=1时，F=A+A 将产生 “1” 险象。若增加多余项BC，使则当B=C=1 时，F恒为1， 所以消除了冒险。上页下页返回数字电子技术基础(2) 引入选通脉冲由于险象仅发生在输入信号变化的瞬间，因此在这段时间内先将门封住，待电路进入稳态后， 再加选通脉冲选取输出结果。即可消除现象。该方法简单易行，但选通信号的作用时间和极 性等一定要合适。利用选通法消除冒险上页下页返回数字电子技术基础(3) 输出端接滤波电容由于险象产生的尖峰脉冲一般都很窄，所以在输出端加一滤波电容CF，可有效地削弱尖峰脉冲幅度。CF取值越大，滤波效果越好，但却会使正常输出信号前后沿变坏。故参数要选择合适，一般由实验确定。 (a) 未加滤波电容的输出 (b) 加滤波电容后的输出加电容消 除险象上页下页返回数字电子技术基础加选通脉冲则是行之有效的方法。目前许多MSI器件都备有使能(选通控制)端， 为加选通信号消除毛刺提供了方便。三种方法的特点：增加冗余项适用范围有限；加滤波电容是实验调试阶段常采取的应急措施；
