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1、Usable is ProfitableVerilog 语语法总结总结 ： 标识符 (P125) 数据类型 (P128 wire reg parameter) 常量(P126 整数) 运算符及表达式(P132) 语句(P142) 注释Usable is Profitable运算符与表达式p132Usable is Profitable不可综合不建议直接使用Usable is Profitable运算符按所带带操作数的个数分为为： 单目运算 双目运算 三目运算Usable is Profitable1.逻辑逻辑 运算符 逻辑操作符只对逻辑值运算。逻辑操作符的结果为一位 ：1，0或x。 操作数由多
2、位组成，应将其看做一个整体：q若操作数为全0，则其逻辑值为false,即0q若操作数有某一位为1，则其逻辑值为true，即1q若存在不定态，则逻辑运算也是不定态xq!实现为或非结构， b=4b0000!a!ba B.input P,Q,R3:0; C.input P3:0,Q3:0,R3:0; D.input 3:0 P, 3:0 Q, 3:0 R; E. input 3:0 P, Q, R;Usable is Profitable3.根据以下两条语语句，从选项选项 中选择选择 正确答案reg7:0 A;A=2hff; A=A. 8b0000_0011B. 8hffC. 8b1111_1111
3、D. 2b11reg7:0 B;B=8bz0;A. 8b0000_00z0B. 8bzzzz_0000C. 8b0000_zzz0D. 8bzzzz_zzz0Usable is Profitable 4b1010 else if(!Nset)Q=1elseQ=D;A. negedge Nset or posedge clkB. posedge clkC.negedge Nrset or posedge clkD.negedge Nrset or negedge Nset or posedge clkE.negedge Nrset or negedge Nset Usable is Profit
4、able模块块中的功能定义义部分可以有一下三种： 实例元件 and u1(q,a,b); assign 语句 assign q=a always过程块 always(a or b) q=a 如果这3项同时出现在一个模块中，它们是同时执行，也就是并发的。并且相互不能嵌套使用。 只有实例引用语句和assign语句可以独立于过程块而存在于模块的功能定义部分，条件语句等都只能 出现在过程块中。Usable is Profitable内置元语语 Verilog基本单元提供基本的逻辑功能，也就是说 这些逻辑功能是预定义的 ，用户不需要再定义这些 基本功能。 基本单元是Verilog开发库的一部分。大多数
5、ASIC和FPGA元件库是用这些基本单元开发的。基 本单元库是自下而上的设 计方法的一部分。not 非门and与门or或门nand与非门nor或非门xor异或门xnor异或非门buf缓冲器（26-8）Usable is Profitableand u1(out,in1,in2,in3) 实例化时实例的名字是可选项。 在端口列表中，先说明输出端口，然后是输 入端口。Usable is Profitablemodule text3 ( k0, k1, dr0,dr1,dr2, dr3);input k0,k1; output dr0,dr1,dr2,dr3reg dr2 ,dr3;and u1(d
6、r0,k0,k1); /与门assign dr1 = !(k0 /与非门always (*)begindr2 = k0 | k1; /或门endalways (*)dr3 = k0 k1; /异或门endmoduleUsable is Profitable比较较reg d1,d2,d3;always(posedge clk)beginout=d3;d3=d2;d2=d1;d1=in;endreg d1,d2,d3;always(posedge clk)begind1=in;d2=d1; d3=d2;out=d3;endUsable is Profitable以上两段程序哪个与下面等价？reg d1,d2,d3;always(posedge clk)begind1=in;d2=d1; d3=d2;out=d3;end
