基于FPGA的电子系统设计

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1、基于FPGA的 电子系统设计第一章 绪论EDA Electronic Design Automation HDL Hardware Description Language VHSIC Very High Speed IC VHDL Very High Speed Integrated Circuit HDL ASIC Application Specific IC FPGA Field Programmable Gate Array现场可编程门阵列 CPLD Complex Programmable Logic Device 复杂的可编程逻辑器件 SOC System On a Chip S

2、OPC System On a Programmable Chip IP core Intelligence property core【1】侯伯亨,顾新. VHDL硬件描述语言与数字逻辑电路设计 .修订版.西安.西安电子科技大学出版社,1999 【2】潘松,黄继业编著.EDA实用教程.科学出版社. 2002. 【3】李广军 孟宪元编著，可编程ASIC设计及应用:电子科 技大学出版社,2000 【4】褚振勇 翁木云, FPGA设计应用. 西安:西安电子科技 大学出版社.2002 【5】潘松 王国栋,VHDL实用教程(修订版).成都:电子科技 大学出版社1.1 EDA技术的涵义 狭义EDA技术以

3、大规模可编程逻辑器件为载体，以硬件描述语言为系 统逻辑描述为主要表达方式，以EDA开发软件为设计工具， 通过有关的开发软件，自动完成用软件方式设计的电子系统 到硬件系统的逻辑编译、逻辑画简、逻辑分割、逻辑综合及 优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的 逻辑映射、编程下载等工作，最后形成集成电子系统 或专 用集成芯片的一门新技术。广义EDA技术除了狭义EDA技术外，还包括计算机辅助分析CAA技术 （如PSPICE，EWB，MATLB等），印刷板计算机辅助设计 技术（如PROTEL，ORCAD等）。1.1 EDA技术的涵义 利用EDA技术进行电子系统设计的特点：1.用软件的方式设计硬

4、件； 2.用软件方式设计的系统到硬件系统的转换是由有关开发软件自动完成的； 3.设计过程中可用有关软件进行仿真；4.系统可现场编程，在线升级；5.整个系统可集成在一个芯片上，体积小、功耗低，可靠性高。1.2电子系统设计的发展历程人工设计阶段 这是一种传统的设计方法，从方案的提出到验证和修 改均采用人工手段完成，尤其是系统的验证需要经过实际 搭试电路来完成。因此这种方法花费大、效率低，制造周 期长。 计算机辅助设计阶段 计算机辅助完成部分设计。人和计算机共同完成电子系统 的设计，这就是早期的电子CAD方法。借助于计算机来完成数 据处理、模拟评价、设计验证等部分工作，即借助于计算机， 人们可以设计

5、规模稍大的电子系统，设计阶段中的许多工作尚 需人工来完成。1.2电子系统设计的发展历程EDA设计阶段 计算机完成整个或大部分设计过程, 集设计,仿真, 测试于一体。因此可以说EDA是CAD发展的必然趋势 ，是电子CAD的高级阶段。本课程所介绍的现代数字系 统的设计就是采用EDA技术进行设计。当然 ,这里的所 谓 EDA主要是指数字系统的自动化设计,因为这一领域 的软硬件方面的技术已比较成熟,应用的普及程度也已 比较大。而模拟电子系统的EDA正在进入实用。此外, 由于电子信息领域的全面数字化,基于EDA的数字系统 的设计技术具有更大的应用市场和更紧迫的需求性。1.3 EDA技术的主要内容大规模可

6、编程逻辑器件 硬件描述语言 软件开发工具 实验开发系统 大规模可编程逻辑器件可编程逻辑器件（简称PLD）是一种由用户编程以实 现某种逻辑功能的新型逻辑器件（FPGA/CPLD）Altera公司Max3000,Max7000,Max9000,MaxII,FLEX6000,FLEX8000,FLEX10K,FLEX10E,Cyclone,CycloneII,Stratix,StratixII,StratixGX Xilinx公司XC2000，XC3000，XC4000，XC4000E，XC4000XLA， XC5200，Spartan,Virtex 大规模可编程逻辑器件FPGA/CPLD与ASIC

7、设计相比的优势：开发周期短、投资风险小、产品上市速度快、市 场适应能力强和硬件升级回旋余地大，而且当产品 定型和产量扩大后，可将在生产中达到充分检验的 VHDL设计迅速实现ASIC投产。究竟是选择FPGA还是CPLD？一般根据项目开发本身的需要，对于普通规模，且产 量不是很大的产品，通常使用CPLD。对于大规模的逻辑设 计、ASIC设计、或单片系统设计，则多采用FPGA，另外， FPGA掉电后将丢失原有的逻辑信息，需要专用的配制芯片 。 返回硬件描述语言VHDL:起源于美国国防部，诞生于1982年，1987年被 IEEE（The Institute of Electrical and Elec

8、tronics Engineers）和美国国防部确定为标准 硬件描述语言，1993年，IEEE对VHDL进行了修订， 从更高的抽象层次和系统上扩展了VHDL的内容。Verilog HDL:起源于集成电路的设计，由世界上最大的EDA 厂商Cadence扶持下开发的。1995年成为IEEE标准，2000 进行了修订。 返回ABEL：一种支持各种不同输入方式的HDL，也适用于各 种不同规模的可编程器件的设计。软件开发工具Altera公司：MAX+plusII,QuartusII5.0 Xilinx公司：ISE6.1 第三方工具：Acitve-HDL6.5,ModelSim,Syplify返回实验开发

9、系统实验或开发所需的各类基本信号发生模块FPGA/CPLD输出信息显示模块，包括数码显示、发光管 显示，声响等电路的扩展插槽目标芯片适配座以及上面的FPGA/CPLD目标芯片和编程 下载电路1.4 EDA的工程设计流程源程序的编辑和编译 逻辑综合和优化 目标器件的步线/适配硬件测试目标器件的编程/下载 设计过程中的有关仿真源程序的编辑和编译原理图输入 程序语言输入 状态机输入功能模块输入 利用IP模块输入波形输入原理图输入利用EDA工具提供的图形编辑器以原理图的方式进行输入。 原理图输入方式比较容易掌握，直观且方便，所画的电路原 理图（请注意，这种原理图与利用Protel画的原理图有本质的 区

10、别）与传统的器件连接方式是完全一样，很容易被人接受 。 缺点： 随着设计规模的增大，设计的易读性迅速下降，对于图中 密密麻麻的电路连线，极难搞清楚电路的实际功能； 一旦完成，电路结构的改变将十分困难； 移植困难、入档困难，交流困难。原理图输入程序语言输入程序语言输入就是使用硬件描述语言HDL ，在EDA软件提供的设计向导或语言助 手的支持之下进行设计。HDL语言设计 是目前工程设计最重要的设计方法。 VHDL语言 Verilog HDL语言VHDL语言设计方法是在Ada语音基础上发展起来。由美国国防部 发起、开发并标准化，1987年公布为IEEE标 准的超高速硬件描述语言. 随后又颁布了 AN

11、SI/IEEE STANDARD1076-1993。由于VHDL语 言规范化与标准化，使得它的系统庞大，语 法规则较为复杂，但功能都非常强大。VHDL语言设计方法VHDL语言已成为EDA设计中信息交换的重要标准，它较为注重 的规范化与标准化，使得VHDL语言系统庞大，语法规则较 为复杂，但功能却非常强大。它有许多突出的优点： 如语言与工艺的无关性，可以使设计者在系统设计、逻辑 验证阶段便确立方案的可行性； 又如语言的公开可利用性，使它们便于实现大规模系统的 设计等； 同时硬件描述语言具有很强的逻辑描述和仿真功能，而且 输入效率高，在不同的设计输入库之间转换非常方便。因此，运用VHDL设计已是当

12、前的趋势。各种EDA工具都集 成了VHDL编译与综合工具. VHDL语言设计实例library IEEE; use IEEE.std_logic_1164.all ; use ieee.std_logic_unsigned.allentity four isport ( A0: in STD_LOGIC;A1: in STD_LOGIC;A2: in STD_LOGIC;A3: in STD_LOGIC;SEL:IN STD_LOGIC_VECTOR (1 downto 0);Y: out STD_LOGIC );end four;VHDL语言设计实例architecture four_arc

13、h of four is beginprocess (SEL, A0, A1, A2, A3)begincase SEL iswhen “00“ = Y Y Y Y = A3;end case;end process;end four_arch;Verilog HDL设计方法 Verilog HDL是源于C语言，高效简洁. Verilog HDL语言是由CADENCE公司修 订，经IEEE公布为IEEE STANDAD1364- 1995标准的一种硬件描述语言。在美国 ASIC设计者使用Verilog HDL语言较为 普遍。 VHDL语言较强调规范化与标准化，而 Verilog HDL较多考虑

14、到设计的有效性 和便捷性，两者在结构描述中代码比为 3:1。Verilog HDL语言设计实例module C (A0, A1, A2, A3, SEL, Y) ;input A0 ;input A1 ;input A2 ;input A3 ;input 1:0 SEL ;output Y ;reg Y ;四路选择器的Verilog HDL语言源程序清单。Verilog HDL语言设计实例always (SEL or A0 or A1 or A2 or A3)begincase (SEL)2b00 : Y = A0;2b01 : Y = A1;2b10 : Y = A2;2b11 : Y =

15、A3;default : Y = 0;endcaseendendmodule 四路选择器的VHDL语言源程序清单。状态机设计方法这种图形状态机设计方法不必关心PLD内 部结构和布尔表达式，只需考虑状态转 移条件及各状态之间关系，使用作图方 法构成状态转移图，由计算机自动生成 VHDL、Verilog式ABEL语言描述的功能 模块。状态机设计实例波形输入法设计方法对于那些只关心输入与输出信号之间的 关系，而不需要对中间变量进行干预的 系统可使用波形输入法。该方法只需给 出输入信号与输出信号的波形，EDA软 件会自动生成相应功能模块，其语言可 由设计者选择。 波形输入法是一种直接明了的设计方法 。

16、该方法的编译软件复杂，不适合复杂 系统设计。且只有在少数EDA软件中有 集成。波形输入法设计实例功能模块输入法一些EDA软件集成了填表式的功能模块设 计方法，软件提供一些基本的功能模块 编辑器，如计数器，加法器，比较器， 分频器设计，使用者只需填写相应的参 数计算机便会自动生成HDL描述的功能 模块。功能模块输入法实例MAX+plusII提供的MegaWizard窗口IP模块输入方法具有知识产权的IP模块的使用是现代数字系统设计 最有效方法之一。IP模块一般是比较复杂的模块， 如数字滤波器、总线接口、DSP、图像处理单元等 ，由于这类模块设计工作量大，设计者在进行设计 、仿真、优化，逻辑综合、测试等方面化费大量劳 动。因此各EDA公司均设有IP中心，在网上为设计 者服务。 网络上已有丰富的各类IP出售，使设计者之间资源 共享，加快产品设计，降低