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1、VHDL语言的顺序语句VHDL语言的顺序语句顺序语句（ Sequential Statements）用来 实现模型的算法描 述。这些语句从多侧面完整地描述数字系统的硬件结构 和基本逻辑功能，其中包括通信的方式、信号的赋值、多层次的元件 例化以及系统行为等。顺序语句和并行语句是VHDL程序设计中两大基本描述语句系列。并行语句（ Concurrent Statements）用来表 示各模型算法描述之 间的连接关系。顺序语句只能出现在进程（PROCESS）、 过程（PROCEDURE）、 函数（FUNCTION） 中。在同一设计实体中，所有的进程是并行执行 的，每个进程内部是顺序执行的。顺序语句是相
2、对于并行语句而言的，其特点 是按程序书写的顺序自上而下、一条一条地执行 的。利用顺序语句可以描述数字逻辑系统中的组 合逻辑电路和时序逻辑电路。VHDL有如下六类基本顺序语句：信号赋值语句 变量赋值语句1、赋值语句2、流程控制语句3、等待语句4、子程序调用语句5、返回语句6、空操作语句IF语句 CASE语句 LOOP语句 NEXT语句 EXIT语句RETURN语句NULL语句WAIT语句过程调用 函数调用变量的说明和赋值限定在顺序区域内，即只能在 进程或子程序中使用，它无法传递到进程之外。目的信号 顺序语句； When 选择值 = 顺序语句； .When OTHERS =顺序语句； END CA
3、SE ；选择值可以有四种不同的表达方式：单个普通数值，如6。数值选择范围，如(2 TO 4)，表示取值为2、3或4。并列数值，如35，表示取值为3或者5。混合方式，以上三种方式的混合。例 用CASE语句描述4选1数据选择器。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX41 ISPORT(s1，s2： IN STD_LOGIC；a ，b ，c ，d ：IN STD_LOGIC；z： OUT STD_LOGIC)；END ENTITY MUX41；ARCHITECTURE ART OF MUX41 ISSIGNA s ：STD_LOGIC_
4、VECTOR(1 DOWNTO 0)；BEGINszzzzz10 ; - 当a大于10时跳出循环END LOOP L2;.（1）单个LOOP语句，其语法格式如下：标号: LOOP 顺序语句;END LOOP 标号 ;用法示例： FOR I IN 0 TO 7 LOOPTmp:=tmp XOR a (I); END LOOP;标号： FOR 循环变量 IN 初值 TO 终值 LOOP 顺序语句;END LOOP 标号；（2）FOR LOOP语句，语法格式如下：例 8位奇偶校验器的描述LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY p_check
5、 IS PORT(a=:IN STD_LOGIC_VECTOR (7DOWNTO 0);y: OUT STD_LOGIC); END p_check; ARCHITECTURE eg OF p_check IS BEGIN PROCESS(a)VARIABLE temp:STD_LOGIC;BEGIN Temp:=0; FOR n IN 7 DOWNTO 0 LOOP Temp:=temp XOR a(n); END LOOP; y 实参表达式 ，形参名= 实参表达式) ；一个过程的调用将分别完成以下三个步骤：（1）将IN和INOUT模式的实参值赋给欲调用的过程中与它们对应的形参 ；（2）执行
6、这个过程；（3）将过程中IN和INOUT模式的形参值返回给对应的实参。4、子程序调用语句A、过程调用语句B、函数调用语句函数调用与过程调用是十分相似的，不同 之处是，调用函数将返还一个指定数据类型的 值，函数的参量只能是输入值。5、返回语句RETURN语句是一段子程序结束后，返回主程序的 控制语句。它有两种格式： 第一种格式只能用于过程，它后面一定不能有表达式； 第二种格式只能用于函数，它后面必须有条件表达式， 它是函数结束的必要条件，函数结束必须用RETURN语 句。 RETURN; -第一种语句格式 RETURN 表达式； - 第二种语句格式【例】 PROCEDURE rs (SIGNAL
7、 s , r : IN STD_LOGIC ;SIGNAL q , nq : INOUT STD_LOGIC) ISBEGINIF ( s =1 AND r =1) THENREPORT “Forbidden state : s and r are quual to 1“;RETURN ;ELSEq tmp := rega AND regb ;WHEN “101“ = tmp := rega OR regb ;WHEN “110“ = tmp := NOT rega ;WHEN OTHERS = NULL ; END CASE ; 6、断言(ASSERT)语句ASSERT 条件表达式REPORT 字符串SEVERITY 错误等级SEVERITY_LEVEL；ASSERT语句的格式如下：断言(ASSERT)语句只能在VHDL仿真器中使用，综合器 通常忽略此语句。ASSERT语句判断指定的条件是否为 TRUE，如果为FALSE则报告错误。出错级别必须是四 种错误等级中的一种。默认报告信息“Assertion Violation” 默认错误级别为“Error”分顺序断言和并行断言语句
