9触发器与时序逻辑电路

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1、主编主编 李中发李中发 制作制作 李中发李中发 20052005年年1 1月月电子技术电子技术第第9 9章章 触发器与时序逻辑电路触发器与时序逻辑电路 学习要点学习要点 掌握各种掌握各种RSRS触发器、触发器、JKJK触发器和触发器和D D触发器的触发器的 逻辑功能逻辑功能 掌握时序逻辑电路的分析方法，能熟练分掌握时序逻辑电路的分析方法，能熟练分 析寄存器、计数器等常用时序逻辑电路析寄存器、计数器等常用时序逻辑电路 理解数码寄存器、移位寄存器、二进制计理解数码寄存器、移位寄存器、二进制计 数器和十进制计数器的工作原理数器和十进制计数器的工作原理 理解理解555555定时器的工作原理和逻辑功能定

2、时器的工作原理和逻辑功能 理解由理解由555555定时器组成的单稳态触发器和无定时器组成的单稳态触发器和无 稳态触发器的工作原理稳态触发器的工作原理第第9 9章章 触发器与时序逻辑电路触发器与时序逻辑电路9.1 9.1 双稳态触发器双稳态触发器9.2 9.2 寄存器寄存器9.3 9.3 计数器计数器9.4 9.4 脉冲信号的产生与整形脉冲信号的产生与整形触发器是构成时序逻辑电路的基本逻辑部件 。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可

3、以分为RS触发器、 D触发器、JK触发器、T和T触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。9.1 9.1 双稳态触发器双稳态触发器9.1.1 RS触发器电 路 组 成 和 逻 辑 符 号信号输入端，低电平有效 。信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，1 1、基本、基本RSRS触发器触发器工作原理1001 0 100110 0 101 010 101 0111101 1不变1000110 0不定？0 101 01 1 1不变功 能 表基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触 发器原

4、来的状态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时 ，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系 ，即有约束条件。C0时，触发器保持原来状态不变。C1时，工作情况与基本RS触发器相同。2 2、同步、同步RSRS触发器触发器功能表在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。主 要 特 点波 形 图（1）时钟电平控制。在CP1期间接收输入信号， CP0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （2

5、）R、S之间有约束。不能允许出现R和S同时为1 的情况，否则会使触发器处于不确定的状态。不 变不 变不 变不不 定定置 1置 0置 13 3、计数式、计数式RSRS触发器触发器设触发器的初始状态为0。根据同步RS触发器的逻辑功能可知，第1个时钟脉冲C到来时，因R=Q=0、S=Q=1，所以触发器状态翻转为1，即R=Q=1、S=Q=0；第2个时钟脉冲C到来时，触发器状态翻转为0，即R=Q=0、S=Q=1。由此可见，每输入一个时钟脉冲C，触发器状态翻转一次，故称为计数式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。9.1.2 D触发器1 1、同步、同步D D触发器触发器C=0时触发器状态保持不

6、变。C=1时，根据同步RS触发器的 逻辑功能可知，如果D=0，则R=1，S=0，触发器置0；如果 D=1，则R=0，S=1，触发器置1。波 形 图在数字电路中，凡在CP时钟脉冲控制下，根据输 入信号D情况的不同，具有置0、置1功能的电路 ，都称为D触发器。CP=1期间有效2 2、维持阻塞、维持阻塞D D触发器触发器（1）D=0。当C=0时，G3、G4和G6的输出均为1，G5输出为0 ，触发器的状态不变。当C从0上跳为1，即C=1时，G3、G5和 G6的输出不变，G4输出由1变为0，使触发器置0。 （2） D=1。当C=0时，G3和G4的输出为1，G6的输出为0，G5 的输出为1，触发器的状态不

7、变。当C=1时，G3的输出由1变为 0，使触发器置1。维持阻塞D触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲 来到之后Q的状态和该脉冲来到之前D的状态一样。即有：逻辑符号波形图Q Qn n+1+1= =D D C C上升沿时刻有效上升沿时刻有效9.1.3 主从JK触发器工 作 原 理0 01 1（1）接收输入信号的过程。 C=1时，主触发器被打开，可以接收输入信号J、K，其 输出状态由输入信号的状态决定。但由于C=0，从触发 器被封锁，无论主触发器的输出状态如何变化，对从触 发器均无影响，即触发器的输出

8、状态保持不变。0 01 1（2）输出信号过程 当C下降沿到来时，即C由1变为0时，主触发器被封锁，无论 输入信号如何变化，对主触发器均无影响，即在C=1期间接 收的内容被存储起来。同时，由于C由0变为1，从触发器被 打开，可以接收由主触发器送来的信号，其输出状态由主触 发器的输出状态决定。在C=0期间，由于主触发器保持状态 不变，因此受其控制的从触发器的状态也即Q、Q的值当然 不可能改变。逻 辑 功 能 分 析（1）J=0、K=0。设触发器的初始状态为0，此时主触 发器的R1=0、S1=0 ，在C=1时主触发器保持0状态不变 ；当C从1变0时，由于从触发器的R2=1、S2=0，也保持 为0状态

9、不变。如果触发器的初始状态为1，当C从1变 0时，触发器则保持1状态不变。可见不论触发器原来 的状态如何，当J=K=0时，触发器的状态均保持不变 。（2）J=0、K=1。设触发器的初始状态为0，此时主触发器 的R1=0、S1=0 ，在C=1时主触发器保持0状态不变；当C从1 变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。 如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将 主触发器翻转为0状态；当C从1变0时，从触发器状态也翻 转为0状态。可见不论触发器原来的状态如何，当J=0、K=1 时，输入时钟脉冲C后，触发器的状态均为0状态。（3）J=1、K=0。设触发器的

10、初始状态为0，此时主触发器 的R1=0、S1=1 ，在C=1时主触发器翻转为1状态；当C从1变0 时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发 器的初始状态为1，则由于R1=0、S1=0，在C=1时主触发器状 态保持1状态不变；当C从1变0时，由于从触发器的R2=0、 S2=1，从触发器状态也状态保持1状态不变。可见不论触发 器原来的状态如何，当J=1、K=0时，输入时钟脉冲C后，触 发器的状态均为1状态。（4）J=1、K=1。设触发器的初始状态为0，此时主触发器 的R1=0、S1=1 ，在C=1时主触发器翻转为1状态；当C从1变0 时，由于从触发器的R2=0、S2=1，翻转为

11、1状态。如果触发 器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器 翻转为0状态；当C从1变0时，由于从触发器的R2=1、S2=0， 从触发器状态也翻转为0状态。可见不论触发器原来的状态 如何，当J=1、K=1时，输入时钟脉冲C后，触发器的状态必 定与原来的状态相反。由于每来一个时钟脉冲C触发器状态 翻转一次，所以这种情况下的JK触发器具有计数功能。功 能 表波 形 图9.1.4 触发器逻辑功能的转换在双稳态触发器中，除了RS触发器 和JK触发器外，根据电路结构和工 作原理的不同，还有众多具有不同逻 辑功能的触发器。根据实际需要，可 将某种逻辑功能的触发器经过改接或 附加一些门

12、电路后，转换为另一种逻 辑功能的触发器。JK触发器D触发器JK触发器T触发器JK触发器T触发器T触发器的逻辑功能：每来一个时钟脉冲翻转一次 。D触发器T触发器在数字电路中，用来存放二进制数据或代码的电路称 为寄存器寄存器。寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进制 代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位 寄存器两大类。数码寄存器数码寄存器只能并行送入数据，需要 时也只能并行输出。移位寄存器移位寄存器中的数据可以在移位 脉冲作用下依次逐位右移或左移，数据既可以并行输 入、并行输出，也可以串行输入、串

13、行输出，还可以 并行输入、串行输出，串行输入、并行输出，十分灵 活，用途也很广。9.2 9.2 寄存器寄存器9.2.1 数码寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP 上升沿到来，加在并行数据输入端的数据D0D3，就立即被 送入进寄存器中，即有：9.2.2 移位寄存器1、4位右移移位寄存器并行输出在存数操作之前，先用RD（负脉冲）将各个触发器清零。 当出现第1个移位脉冲时，待存数码的最高位和4个触发器 的数码同时右移1位，即待存数码的最高位存入Q0，而寄存 器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时 ，待存数码的次高位和寄存器中的4位数码又同时右移1位 。依此类推

14、，在4个移位脉冲作用下，寄存器中的4位数码 同时右移4次，待存的4位数码便可存入寄存器。2、4位左移移位寄存器并行输出例 电路如图所示。设电路的初始状态为Q0Q1Q2=001 ，试 画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。解 根据电路的接法和右移移位寄存器 的逻辑功能，可列出图示电路的逻辑 状态表。按照状态表即可画出Q0、Q1 、Q2的波形。例 电路如图所示。设电路的初始状态为Q0Q1Q2=000 ，试 画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。电路的状态表：电路的波形图：9.2.3 集成移位寄存器由74LS194 构成的能自 启动的4位 环形计数器波波 形形 图图9.3

15、 9.3 计数器计数器能够记忆输入脉冲个数的电路称为计数器计数器 。计 数 器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器二进制计数器 十进制计数器 N进制计数器 9.3.1 二进制计数器1、异步二进制计数器 3位异步二进制加法计数器由于3个触发器都接成了T触发器，所以最低位触发器F0每 来一个时钟脉冲的下降沿（即C由1变0）时翻转一次，而其 他两个触发器都是在其相邻低位触发器的输出端Q由1变0时 翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。波形图F0每输入一个时钟脉冲 翻转一次。F1在Q0由1变0

16、时翻转 。F2在Q1由1变0时翻转。二分频 四分频八分频从状态表或波形图可以看出，从 状态000开始，每来一个计数脉 冲，计数器中的数值便加1，输 入8个计数脉冲时，就计满归零 ，所以作为整体，该电路也可称 为八进制计数器。 由于这种结构计数器的时钟脉冲 不是同时加到各触发器的时钟端 ，而只加至最低位触发器，其他 各位触发器则由相邻低位触发器 的输出Q来触发翻转，即用低位 输出推动相邻高位触发器，3个 触发器的状态只能依次翻转，并 不同步，这种结构特点的计数器 称为异步计数器。异步计数器结 构简单，但计数速度较慢。状态表用上升沿触发的D触发器构成的4位 异步二进制加法计数器及其波形图F0每输入一