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1、6.2 寄存器在数字系统中经常使用寄存器存放二进制代码，如地址寄存器、指令寄存器、数据寄存器、控制寄存器、状态寄存 器、，寄存器是由一组触发器构成的，信息是在统一的时钟脉冲作用下存入寄存器。1）简单寄存器通用四位并行寄存器74LS175CLKCLR1D2D3D4D1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q74LS175逻辑符号互补输出端数据输入端， 在CP上升沿写 入寄存器。CP /CLR异步清零其逻辑图见教材P212。2 2）有控制功能的寄存器）有控制功能的寄存器/ RESET有效时，通过异步清零端将寄存器置为：0000在CP上升沿，数据输入端（ABCD）的信息写入寄存器只有在控制信号M
2、=1时，才送到输出端（QAQBQCQD）八位三态输出并行寄存器74LS374逻辑符号CLKOE1D2D3D4D5D6D7D8D1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q74LS374CP /OE在CP上升 沿，8位数 据写入寄 存器。/OE=0，寄存 器数据输出； /OE=1，高阻 状态。这种寄 存器适于挂接 到公共总线上 。其逻辑图见教材P213。输出选通使能输入8位并行寄存器74LS377逻辑符号CLKEN1D2D3D4D5D6D7D8D1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q74LS377CP /G/G=0时，在CP上 升沿，8位数据才 写入寄存器。11input clk, r
3、eset, oe ;input 7:0 data ;output 7:0 q ;reg 7:0 temp ; / 目的?assign q = ( oe=1 ) ? temp : 8h00; / 功能?always ( posedge clk or negedge reset )beginif (!reset) temp CLKCLRS1S0RINABCDLIN74LS194QA QB QC QD异步清零 /CLR工作方式控制端右移串行输入端左移串行输入端并行输入端左移串行输出端右移串行输出端并行输出端74LS194功能表/CLRS1 S0CPQA QB QC QD功能0 1 1 1 1 0 0
4、 0 1 1 0 1 1 0 0 0 0 QA QB QC QD RIN QA QB QC QB QC QD LIN A B C D清零 保持 右移 左移 并行置数74LS194的Verilog HDL模型module my_194 (clr, clk, data, Rin, Lin, sel, Qout) ;input clr, clk, Rin, Lin;input 1:0 sel;input 3:0 data;output 3:0 Qout;reg 3:0 Qout;always (posedge clk or negedge clr)if ( !clr ) Qout 1;Qout3CL
5、K1DCLK1DCLKCP反 馈 逻 辑 电 路Dn-1= F (Qn-1 ,Qn-2 , ,Q0)（右移）移位寄存器型计数器电路结构示意图QQQ通过状态变化对CP计数，一般采用循环移位方式。6.4.1 环形计数器反馈电路为：Dn-1 = Q0 构成自循环的移位寄存器 。 现以n=4为例。 不能自启动，有无效循环和陷阱 。1000 01000001 0010010110101100 01101001 00111101 11101011 011100001111分析，画出状态图为了便于修改设计，先作出基本反馈下的状态矩阵：若将若将D D3 3端接端接0 0时，有如下状态表。时，有如下状态表。状态
6、表改进后经激励矩阵得到状态表改进后经激励矩阵得到的激励方程：的激励方程：检查无效循环：检查无效循环：根据新的反馈方式：根据新的反馈方式： 画电路图。画电路图。Q3Q2Q1Q0下面我们画出该电路输出端的时序波形，分析其特点。四位环形计数器的四位环形计数器的 输出输出波形如下：如下：每一时刻只有一个触发器状态为1。（四位循环一个1）每个触发器的输出均为与CP等宽的脉冲。可直接用作 节拍发生器。只使用了n个触发器的n种状态，有2n n个无效状态。例1：采用74LS194实现循环一个“1”的环形计数器。解：根据功能表，设置成右移工作方式，将反馈逻辑引到RIN输入端。当启动清零后，循环一个“1”。QAQ
7、BQCQD 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1例2：分析图示电路的逻辑功能。解：从启动清零开始，根据反馈条件和74LS194功能表，画出状态转移图，进行分析。QAQBQCQD S1 S0 0 0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 01 1 0 1 0 1 0 1 1 1置数置数右移 右移 右移/CLR清零CPCPCPCPCP功能： 四位右循环一个“0”； 循环一个“0”环形计数器； 模4环形计数器。问题：若某时刻 进入1111？例3：四位右循环一个“0”的Verilog HDL描述。module R_shift_0
8、(clr, clk, Q);input clr, clk;output 3:0 Q;reg 3:0 Q;always (posedge clk or negedge clr)if (!clr) Q=4b0111;else case (Q)4b0111 : Q=4b1011;4b1011 : Q=4b1101;4b1101 : Q=4b1110;4b1110 : Q=4b0111;default : Q=4b0111;endcase endmodule思考：下列命题的Verilog HDL描述1）8位右循环一个“0”2）8位右循环一个“1”3）8位左循环一个“0”4）8位左循环一个“1”6.4.
9、2 扭环形计数器（Johnson计数器）反馈电路为：Dn-1 = Q0 构成自循环的移位寄存器 。现以n=4为例。 不能自启动，有无效循环。不能自启动，有无效循环。0000 1000 1100 11100001 0011 0111 11110100 1010 1101 01101001 0010 0101 1011依题意有如下状态表。依题意有如下状态表。无效循环：无效循环：可以有多处改进而打破无可以有多处改进而打破无效循环。效循环。可以将可以将00100010和和01100110的次态的次态从从10011001和和10111011改变为改变为00010001和和00110011。经激励矩阵得到
10、。经激励矩阵得到激励方程：激励方程：还可以将还可以将11011101和和10011001的次的次态从态从01100110和和01000100改变为改变为11101110和和11001100。经激励矩阵。经激励矩阵得到激励方程：得到激励方程：画出电画出电路图：路图：四位扭环形右移计数器波形图四位扭环形右移计数器波形图特点：1.相邻两组状态只有一位变化，符合可靠性编码原则。2.常用于步进电机控制，也称步进码计数器。3.便于构成无竞争现象问题的顺序脉冲发生器。4.只使用n个触发器的2n种状态，有2n-2n个无效状态。例1：分析采用74LS194构成扭环形计数器。解：74LS194置成右移工作方式，Q
11、D反相接入RIN，当启动清零后，即进入有效循环。启动清零0000 1000 1100 11100001 0011 0111 1111问题： 电路进入0100，会如何?解决：应满足观察：1.上述电路也称模8步进码计数器。2.若QC反相接入RIN，可获得模6步进码计数器。3.若QB反相接入RIN，可获得模4步进码计数器。启动清零例2：4位左移扭环形计数器的Verilog HDL描述关键是获得正确的状态图！00000001001101111111111011001000其余 状态module L_shift_0 (clr, clk, Q);input clr, clk;output 3:0 Q;re
12、g 3:0 Q;always (posedge clk or negedge clr)if (!clr) Q=4b0000;else case (Q)4b0000 : Q=4b0001;4b0001 : Q=4b0011;4b1000 : Q=4b0000;default : Q=4b0000;endcase endmodule4位左移扭环形计数器的Verilog HDL描述同学补 充完整例3：分析图示电路的逻辑功能&启动清零0 0 0 1 0 0 1 1 0 1 1 1 0 1 1 0 0 1/CLR清零功能：模5步进码计数器？模5扭环形计数器思考：若将与非门输入端改接到 QCQD，电路的逻
13、辑功能是什么？ 请同学自行分析。010、101？6.4.3 最大长度移位型计数器n个触发器有2n个状态，环形计数器用了n个状态，扭环形计数器用了2n个状态。若反馈逻辑采用 ，可构成最大长度移位型计数器。以n=3为例。=1不能自启动，有无效循环。不能自启动，有无效循环。000001 100 010 101011 111 110状态表为打破无效循环，将000的次态 修改为100。请同学自画电路图。特点：1.使用了n个触发器的2n-1种状态，只有1种无效状态。2.不符合循环码编码规律，构成节拍发生器时，译码电路较复杂，且可能有竞争险象。例：分析图示电路的逻辑功能。这是一个四位最大长度右移计数器。共有24-1=15种计数状态。=1启动清零作业： P2284.15 4.20补充：1.用Verilog HDL描述一个4位右移扭环形计数器。2.用Verilog HDL描述一个8位左循环一个“1”。
