《电子线路eda或硬件描述语言与数字系统设计实验》由会员分享，可在线阅读，更多相关《电子线路eda或硬件描述语言与数字系统设计实验（62页珍藏版）》请在金锄头文库上搜索。
1、电子线路EDA第三篇 电子线路EDA实验信息工程学院 吴友宇上页下页第三篇 Quartus II平台与实验 EDA实验箱组成 CPLD适配器板 8位7段数码显示单元 点阵显示单元 拨码开关单元 按键单元、 20M时钟源（clock） JTAG下载接口 LED显示单元 D/A转换单元、单片机单元、功能扩展区域、存储器 单元（2864）、逻辑电平单元、电压比较器单、模拟 量输出单元（蜂鸣器）、信号源、电源单元结构。上页下页第三篇 Quartus II平台与实验 开放型实验箱组成上页下页第三篇 Quartus II平台与实验可编程逻辑器件 Cyclone系列 EP1C3T144C820M 时钟源JT
2、AG 下载口电源电路AS下载口LED指示灯复位按键下载适配器上页下页第三篇 Quartus II平台与实验核心板交通灯显示8位 共阴7段数码管8位LED显示电源开关LCD显示拨码开关按键开关点阵显示 模块上页下页第三篇 Quartus II平台与实验核心板模数转换PS/2音频输出温度采集数模转换串口通信VGA显示上页下页第三篇 Quartus II平台与实验8位LED数码管a、b、c、d、e、f、g、dp段并联连接。 8位LED数码管共用同一个数据口。必须采用动态扫描方式 显示。8位数码管段选码 并接在一起 段选码并行输入位选信号输入口位选38译码器 75138上页下页第三篇 Quartus
3、II平台与实验 时钟电路采用的是20M的有源晶振，送入FPGA 的全局时钟网络。 时钟输入管脚锁定p16。 为了满足特定电子系统的需求，需要设计分频 器将频率20M时钟变为系统所需要的时钟。20M有源晶振 Oscillator电子线路EDA实验一 Quartus II开发环境入门信息工程学院 吴友宇上页下页实验一 Quartus II开发环境入门 实验目的 了解QuartusII软件及基本操作（以发光二极 管LED静态显示为例） 熟悉图形编辑器Block Builder/Schematic File 的设计输入 掌握电路的编译和适配 掌握电路仿真与时序分析上页下页实验一 Quartus II开
4、发环境入门 实验步骤 设计输入 软件启动 上页下页实验一 Quartus II开发环境入门 新建工程文件夹 任何一项设计都是一项工程（Project），首 先应为工程建立一个放置所有相关的文件的 文件夹。此文件夹将被EDA软件默认为工作 库（Work Library），不同的设计项目最好 放在不同的文件夹中，而同一工程的所有文 件必须放在同一文件夹中。上页下页实验一 Quartus II开发环境入门 新建工程 选择菜单“File”“New Preject Wizard”，即 弹出创建工程对话框。 上页下页实验一 Quartus II开发环境入门 芯片选择选择实验箱上的芯片 Cyclone系列的
5、EP1C6Q240C8 或者7000S系列的EPM7128SLC84-15芯片； 或者FPGA芯片EPFl0K20 TC144-4 多次点击next。当设计者看到工程文件配 置信息报告时，点击Finish完成新建工程 的建立上页下页实验一 Quartus II开发环境入门 新建图形设计文件 选择File/New或点击主菜单中的空白图标 ，进入新建文件状态 上页下页实验一 Quartus II开发环境入门 选择图形编辑器输入方式Block Diagrams /Schematics Files，单击OK按钮，打开原 理图编辑器 上页下页实验一 Quartus II开发环境入门 设计的输入（放置元件
6、、标记输入/输出端 口、器件连线、保存原理图、设置此项目 为当前文件）。以3/8线译码器为例说明： 输入端口INPUT 反相器（3个） 3输入与门（8个） 输出端口OUTPUT 上页下页实验一 Quartus II开发环境入门上页下页实验一 Quartus II开发环境入门 保存原理图 单击保存按钮图标，对于新建文件，出现类 似文件管理器的图框，请选择保存路径、文 件名称保存原理图，原理图的扩展名为.bdf 上页下页实验一 Quartus II开发环境入门 电路的编译与适配 点击AssignmentsDevice菜单选择芯片，芯片 选择 选用CPLD芯片7000S系列的EPM7128SLC84
7、- 15芯片； 选用FPGA芯片EPFl0K20 TC144-4来实现； 选用Cyclone系列的EP1C6Q240C8。 选用Cyclone系列的EP1C3T144C8。 在Device use ieee.std_logic_1164.all;entity decoder is port ( inp: in std_logic_vector(2 downto 0); outp: out std_logic_vector(7 downto 0); end decoder;architecture behave of decoder is begin outp(0) = 1 when inp =
8、 “000“ else 0; outp(1) = 1 when inp = “001“ else 0; outp(2) = 1 when inp = “010“ else 0; outp(3) = 1 when inp = “011“ else 0; outp(4) = 1 when inp = “100“ else 0; outp(5) = 1 when inp = “101“ else 0; outp(6) = 1 when inp = “110“ else 0; outp(7) = 1 when inp = “111“ else 0; end behave;电子线路EDA实验二 全加器设
9、计信息工程学院 吴友宇上页下页实验二 全加器设计 实验目的 1. 设计并实现一个全加器； 2. 掌握布尔方程的结构体编程方法； 3. 掌握with select when结构体编程方法； 4. 掌握when else 结构体编程方法； 5. 掌握顺序语句if then else 和 case when 结构体编程方法。上页下页实验二 全加器设计 实验原理 全加器输入端有：数据输入端Ai、Bi；低 位进位输入端Ci-1。其输出端有和Si和向 高位进位Ci。上页下页实验二 全加器设计 其逻辑功能是低位进位输入两加数输入输出Ci-1AiBiSiCi00000001100101001101100101
10、01011100111111上页下页实验二 全加器设计 实验步骤 1、使用并行语句布尔方程实现全加器； 2、使用并行语句真值表with select when实 现全加器； 3、使用并行语句真值表when else 实现全加 器； 4、使用顺序语句真值表if then else 实现全 加器 5、使用顺序语句真值表case when实现全加 器。电子线路EDA实验三 触发器及计数器设计信息工程学院 吴友宇上页下页实验三 触发器及计数器设计 实验目的 1. 掌握用VHDL语言设计时序电路。 2. 用VHDL语言设计D锁存器。 3. 用VHDL语言设计JK触发器。 4. 用VHDL语言设计一个十进
11、制可预置计 数器。上页下页实验三 触发器及计数器设计 实验原理 1. 锁存器。正跳沿触发的触发器的电路符 号如下图所示。它是一个正边沿触发的D 触发器，有一个数据输入端D，一个时钟 输入端CLK和一个数据输出端Q。 上页下页实验三 触发器及计数器设计 实验原理 D锁存器的真值表如下表所示。从表中可以看 到，D锁存器的输出端只有在正边沿脉冲过后 ，输入端D的数据才可以传递到输出端Q 序号数据输入D时钟输 入CLK数据输出端Q1X0不变2X1不变300411上页下页实验三 触发器及计数器设计 2. JK触发器。带有复位/置位功能的触发 器电路符号如下图所示。JK触发器的输入 端有置位输入端SD（低
12、电平有效），复位 输入端RD（低电平有效），数据输入端J 和K，时钟输入端CLK；输出端Q和反向 输出端QB。 上页下页实验三 触发器及计数器设计 JK触发器的真值表 序号输入输出SDRDCLKJKQQB101XXX10210XXX01300XXXXX41100Qn！Qn5110101611101071111翻翻8110XXQn！Qn9111XXQn！Qn上页下页实验三 触发器及计数器设计 3. 十进制可预置计数器 计数器是最常用的寄存器逻辑电路，从微处 理器的地址发生器到频率计都需要用到计数 器。一般计数器分为两类：加法计数器和减 法计数器。加法计数器每来一个脉冲计数值 加1；减法计数器每来
13、一个脉冲计数值减1。上页下页实验三 触发器及计数器设计 十进制可预置计数器功能表 功能输入输出CL RLDCL KEPETD3D2D1D0Q3Q2Q1Q0C复位01XXXD3D2D1D000000预置10XXD3D2D1D0D3D2D1D00计数1111XXXX递增计数保持11X0XXXXX保持保持11XX0XXXX保持上页下页实验三 触发器及计数器设计 实验内容 1. 用VHDL语言设计D锁存器，并仿真 和调试。 2. 用VHDL语言设计JK触发器，并仿真 和调试。 3. 用VHDL语言设计一个十进制可预置 计数器，并仿真和调试。电子线路EDA实验四 动态扫描显示电路设计信息工程学院 吴友宇
14、上页下页实验四 动态扫描显示电路设计 实验目的 1. 了解EDA实验箱中七段数码管显示模块的工 作原理。 2. 用VHDL语言设计七段译码器，用VHDL语言 设计一个八进制计数器 3. 利用实验箱上的3/8线译码器实现数码管的位 选。 4. 掌握用VHDL语言实现动态扫描显示电路的顶 层连线。 上页下页实验四 动态扫描显示电路设计 实验原理 一个动态扫描电路由计数器、译码显示驱 动器、3/8线译码器及7段数码管组成 上页下页实验四 动态扫描显示电路设计 实验内容 1. 用拨码开关产生8421BCD码，用CPLD产生 字形编码电路和扫描驱动电路，然后进行仿 真，观察波形，正确后进行设计实现，适配
15、 化分配。调节时钟频率，感受“扫描”的过程 ，并观察字符亮度和显示刷新的效果。 2. 编一个简单的从0F轮换显示十六进制数 的电路。 电子线路EDA实验五 综合层次性实验 交通灯设计信息工程学院 吴友宇上页下页实验五 综合层次性实验交通灯设计 实验目的 1. 设计一个交通灯控制器； 2. 显示十字路口东西南北两个方向的红、黄 、绿的指示状态； 3. 实现正常的倒计时功能，并用数码管显示 倒计时剩余时间。上页下页实验五 综合层次性实验交通灯设计 实验说明 本实验属于综合性实验。设计一个交通灯控制 器，能显示十字路口东西南北两个方向的红、 黄、绿的指示状态；能用共阴极数码管动态扫 描显示倒计时的剩余时间。本实验由学生自行 设计方案加以实现。 由于该项目的设计的工作量大，4学时的实验时 间难以满足教学要求；因此，在教学中提前1周 布置实验任务，按照1：1的学时在课下由学生 进行方案准备、基本模块的设计和总体设计， 在课上完成调试，在实验箱上验证设计成果。 为提倡和督促学生人人动手动脑、用于实践， 整个实验过程为1人/组。上页下页实验五 综合层次性实验交通灯设计 实验内容 利用实验箱的红黄绿发光二极管代替相应
