计算机组成原理3.2随机读写存储器

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1、3.2 随机读写存储器v3.2.1 SRAM存储器v3.2.2 DRAM存储器v3.2.3 主存储器组成实例v3.2.4 高性能的主存储器v3.2.1 SRAM存储器1.基本存储元2.SRAM存储器的组成3.SRAM存储器芯片实例4.存储器与CPU连接5.存储器的读、写周期1.基本存储元1.基本存储元 基本存储元是组成存储器的基础和核心,它用 来存储一位二进制信息0或1。六管SRAM存储元的电路图及读写操作图2.SRAM存储器的组成 SRAM存储器的组成框图存储体：存储单元的集合，通常用X选择线(行线) 和Y选择线(列线)的交叉来选择所需要的单元。 地址译码器：将用二进制代码表示的地址转换成

2、输出端的高电位，用来驱动相应的读写电路，以 便选择所要访问的存储单元。地址译码有两种方 式,单译码方式和双译码方式。一个采用双译码结构的40961的存储单元矩阵的 译码过程驱动器: 双译码结构中，在译码器输出后加驱动器 ，驱动挂在各条X方向选择线上的所有存储元电 路。2.SRAM存储器的组成I/O电路：处于数据总线和被选用的单元之间， 控制被选中的单元读出或写入，放大信息。片选: 在地址选择时，首先要选片,只有当片选 信号有效时，此片所连的地址线才有效。输出驱动电路:为了扩展存储器的容量，常需要 将几个芯片的数据线并联使用；另外存储器的 读出数据或写入数据都放在双向的数据总线上 。3.SRAM

3、存储器芯片实例2114存储器芯片的逻辑结构方框图由于读操作与写操作是分时进行的，读时不写 ，写时不读，因此，输入三态门与输出三态门 是互锁的，数据总线上的信息不致于造成混乱 。4.存储器与CPU连接CPU对存储器进行读/写操作，首先由地址总线 给出地址信号，然后要发出读操 作或写操作的 控制信号，最后在数据总线上进行信息交流，要 完成地址线的连接、数据线的连接和控制线的连 接。存储器芯片的容量是有限的,为了满足实际存储 器的容量要求，需要对存储器进行扩展。位扩展法:只加大字长，而存储器的字数与存储 器芯片字数一致,对片子没有选片要求字扩展法:仅在字向扩充，而位数不变.需由片选 信号来区分各片地

4、址字位同时扩展法: 4.存储器与CPU连接位扩展法：使用8K1的RAM存储器芯片,组成 8K8位的存储器字扩展法:用16K8位的芯片采用字扩展法组成 64K8位的存储器字位同时扩展法:一个存储器的容量假定为MN 位，若使用lk 位的芯片(lM,kN)，需要在 字向和位向同时进行扩展。此时共需要 (M/l)(N/k)个存储器芯 片。5.存储器的读、写周期在与CPU连接时,CPU的控制信号与存储器的读 、写周期之间的配合问题是非常重要的。读周期: 读周期与读出时间是两个不同的概念。 读出时间是从给出有效地址到外部数据总线上稳 定地出现所读出的数据信息所经历的时间。读周 期时间则是存储片进行两次连续

5、读操作时所必须 间隔的时间，它总是大于或等于读出时间。写周期: 要实现写操作，要求片选CS和写命令 WE信号都为低，并且CS信号与WE信号相“与” 的宽度至少应为tw。5.存储器的读、写周期图3.8 2114的读周期 5.存储器的读、写周期【例1】 下图是SRAM的写入时序图。其中R/W 是读/写命令控制线，当R/W线为低电平时,存储 器按给定地址把数据线上的数据写入存储器。请 指出下图写入时序中的错误，并画出正确的写入 时序图。5.存储器的读、写周期【解】写入存储器的时序信号必须同步。通常，当R/W线加负脉冲时，地址线和数据线的 电平必须是稳定的。当R/W线达到低电平时，数 据立即被存储。v

6、3.2.2 DRAM存储器 1.四管动态存储元 2.单管动态存储元 3.DRAM存储芯片实例 4.DRAM的刷新 5.存储器控制电路 1四管动态存储元四管的动态存储电路是将六管静态存储元电路中 的负载管T3，T4去掉而成的。和六管静态存储元电路有什么区别：写操作:I/O与I/O加相反的电平，当T5,T6截止时 ，靠T1，T2管栅极电容的存储作用，在一定时间 内(如2ms)可保留所写入的信息。读操作:先给出预充信号，使T9，T10管导通，位 线D和D上的电容都达到电源电压。字选择线使 T5，T6管导通时，存储的信息通过A，B端向位 线输出。 1四管动态存储元刷新操作:为防止存储的信息电荷泄漏而丢

7、失信 息，由外界按一定规律不断给栅极进行充电，补 足栅极的信息电荷。 2.单管动态存储元单管动态存储元电路由一个管子T1和一个电容C 构成。写入：字选择线为“1”，T1管导通，写入信息由 位线(数据线)存入电容C中；读出：字选择线为“1”，存储在电容C上的电荷， 通过T1输出到数据线上，通过读出放大器即可得 到存储信息。 单管存储元电路和四管存储元电路对比名 称优 点缺 点四管存储元电路外围电路比较简单 ，刷新时不需要另 加外部逻辑管子多，占用的芯片 面积大单管存储元电路元件数量少，集成 度高需要有高鉴别能力的 读出放大器配合工作 ，外围电路比较复杂 。 3. DRAM存储芯片实例DRAM存储

8、器芯片由存储体与外围电路构成。但 它集成度要高，外围电路更复杂。16K的DRAM存储器片2116的逻辑结构示意图。 4.DRAM的刷新动态MOS存储器采用“读出”方式进行刷新。从 上一次对整个存储器刷新结束到下一次对整个 存储器全部刷新一遍为止，这一段时间间隔叫 刷新周期。常用的刷新方式有三种，一种是集中式，另一 种是分散式，第三种是异步式。集中式刷新：在整个刷新间隔内，前一段时间 重复进行读/写周期或维持周期，等到需要进行 刷新操作时，便暂停读/写或维持周期，而逐行 刷新整个存储器，它适用于高速存储器。 4.DRAM的刷新图3.14(a) 集中刷新方式 4.DRAM的刷新分散式刷新：把一个存

9、储系统周期t c分为两半 ，周期前半段时间t m用来读/写操作或维持信息 ，周期后半段时间t r作为刷新操作时间。这样， 每经过128个系统周期时间，整个存储器便全部 刷新一遍。图3.14(b) 分散刷新方式 4.DRAM的刷新异步式刷新方式是前两种方式的结合【例2】 说明1M1位DRAM片子的刷新方法 ，刷新周期定为8ms 【解】如果选择一个行地址进行刷新， 刷新地址为 A0A8，因此这一行上的2048个存储元同时 进行刷新，即在8ms内进行512个周期的刷新 。按照这个周期数，51220481 048 567， 即对1M位的存储元全部进行刷新。刷新方式可采用：在8ms中进行512次刷新操

10、作的集中刷新方式，或按8ms51215.5s刷 新一次的异步刷新方式。 5.存储器控制电路DRAM存储器的刷新需要有硬件电路的支持 ，包括刷新计数器、刷新/访存裁决、刷新控 制逻辑等。这些控制线路形成DRAM控制器，它将CPU 的信号变换成适合DRAM片子的信号。v3.2.3主存储器组成实例本小节以DRAM控制器W4006AF为例，说明 80386中主存储器的构成方法。 采用W4006AF构成的80386主存储器简图v3.2.3主存储器组成实例(1)W4006AF的外特性 可以控制两个存储体交叉访问； 可以对256KB16MB的DRAM片子 进行访问； 最多可控制128个DRAM片子； 采用C

11、AS在RAS之前的刷新方式。v3.2.3主存储器组成实例2)主存储器组成 上图右半部所示为80386主存储器的基本构成, 有4 个存储模块，每个模块存储容量为1M32 位。在用W4006AF控制器构成存储器时，几乎不 需要外加电路，直接把W4006AF同CPU和 DRAM双方进行连接即可。 要对主存容量进行扩充，只需扩充DRAM芯片 数量或更换存储容量更大的DRAM芯片即可。v3.2.4高性能的主存储器 1.EDRAM芯片 2.EDRAM内存条 3.主存物理地址的存储空间分布 1. EDRAM芯片EDRAM芯片又称增强型DRAM芯片，它在 DRAM 芯片上集成了一个SRAM实现的小容量 高速缓

12、冲存储器，从而使DRAM芯片的性能得 到显著改进。1M4位EDRAM芯片的结构框图以SRAM保存一行内容的办法，对成块传送非 常有利。如果连续的地址高11位相同， 意味着 属于同一行地址，那么连续变动的9位列地址就 会使SRAM中相应位组连续读出，这称为猝发 式读取。 1. EDRAM芯片EDRAM的这种结构还带来另外两个优点：在SRAM读出期间可同时对DRAM阵列进行 刷新。芯片内的数据输出路径与输入路径是分开 的，允许在写操作完成的同时来启动同一行 的读操作。 2. EDRAM内存条一片EDRAM的容量为1M4位，8片这样的芯片可 组成1M32位的存储模块。8个芯片共用片选信号Sel、行选通信号RAS、刷 新信号Ref和地址输入信号A0A10。当某模块被 选中，此模块的8个EDRAM芯片同时动作，8个4 位数据端口D3D0同时与32位数据总线交换数据 ，完成一次32位字的存取。上述存储模块本身具有高速成块存取能力,这种模 块内存储字完全顺序排放，以猝发式存取来完成 高速成块存取的方式，在当代微型机中获得了广 泛应用 3.主存物理地址的存储空间分布下面以奔腾PC机主存为例，说明主存物理地 址的存储空间概念。奔腾PC机主存物理地址存储空间分布情况最大可访问主存空间为256MB，实际只安装了 16MB的DRAM。存储空间分成基本内存、保留内存、扩展内存 几部分。