[工学]单片机 第5章

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1、第五章：MCS-51系列单片机硬件资源的应用5.2 MCS-51单片机的中断系统5.3 MCS-51单片机的定时/计数器5.4 MCS-51单片机的串行接口5.1 MCS-51单片机的并行口15.1.1 概 述 一、 P0口的结构及应用5.1 MCS-51单片机的并行口21、 P0用作通用I/O口 当系统不进行片外的ROM扩展，也不进 行片外RAM扩展时，P0用作通用I/O口。在这种情况下，单片机硬件自动使C=0， MUX开关接向锁存器的反相输出端。另外，与门输出的“0”使输出驱动器的上拉 场效应管T1处于截止状态。因此，输出驱动 级工作在需外接上拉电阻的漏极开路方式。3作输出口时，CPU执行

2、口的输出指令，内 部数据总线上的数据在“写锁存器”信号的作 用下由D端进入锁存器，经锁存器的反向端 送至场效应管T2，再经T2反向，在P0.X引 脚出现的数据正好是内部总线的数据。作输入口时，数据可以读自口的锁存器， 也可以读自口的引脚。这要根据输入操作 采用的是“读锁存器”指令还是“读引脚”指 令来决定。4执行“读修改写”类输入指令时 （如：ANL P0，A），内部产生的“ 读锁存器”操作信号，使锁存器Q端数 据进入内部数据总线，在与累加器A 进行逻辑运算之后，结果又送回P0的 口锁存器并出现在引脚。读口锁存器可以避免因外部电路原因使 原口引脚的状态发生变化造成的误读。5在执行“MOV”类输

3、入指令时（如：MOV A，P0），内部产生的操作信号是“读引脚” 。注意，在执行该类输入指令前要先把锁存 器写入“1”，使场效应管T2截止，使引脚处 于悬浮状态，可以作为高阻抗输入。否则，在作为输入方式之前曾向锁存器输 出过“0”，则T2导通会使引脚箝位在“0” 电平，使输入高电平“1”无法读入。所以 ，P0口在作为通用I/O口时，属于准双向口 。62、P0用作地址/数据总线 当系统进行片外的ROM扩展或进 行片外RAM扩展，P0用作地址/数据总 线时。在这种情况下，单片机内硬件自动使 C=1，MUX开关接向反相器的输出端， 这时与门的输出由地址/数据线的状态决 定。7CPU在执行输出指令时，

4、低8位地址信息和 数据信息分时地出现在地址/数据总线上。 P0.X引脚的状态与地址/数据线的信息相同。CPU在执行输入指令时，首先低8位地址信 息出现在地址/数据总线上，P0.X引脚的状态与地址/数据总线的地址信息相同。然后，CPU自动地使 转换开关MUX拨向锁存器，并向P0口写入 FFH，同时“读引脚”信号有效，数据经缓冲器进入内部数据总线。P0口作为地址/数据总线使用时是一个真 正的双向口。 8二、 P2口的结构及应用 91、 P2用作通用I/O口 当不在单片机芯片外部扩展程序存储器， 只扩展256B的片外RAM时，仅用到了地址线 的低8位，P2口仍可以作为通用I/O口使用。执行输出指令时

5、，内部数据总线的数据在“写锁 存器”信号的作用下由D端进入锁存器，经反相器后 送至场效应管T，再经T反相，在P2.X引脚出现的数 据正好是内部总线的数据。P2口用作输入时，数据可以读自口的锁存器， 也可以读自口的引脚。这要根据输入操作采用的是 “读锁存器”指令还是“读引脚”指令来决定。10执行“读修改写”类输入指令时内部产 生的“读锁存器”操作信号使锁存器Q端数据 进入内部数据总线，在与累加器A进行逻辑 运算之后，结果又送回P2的口锁存器并出现 在引脚。执行“MOV”类输入指令时，内部产生的 操作信号是“读引脚”。应在执行输入指令前 要把锁存器写入“1”，从而使引脚处高阻抗 输入状态。P2口在

6、作为通用I/O口时，属于准双向口 。 112、P2用作地址总线 当需要在单片机芯片外部扩展程序存 储器或扩展的RAM容量超过256字节时 ，单片机内硬件自动使控制C=1，MUX 开关接向地址线，这时P2.X引脚的状态 正好与地址线的信息相同。12三、 P1口的结构级应用 13P1口由一个输出锁存器、两个三态 输入缓冲器和输出驱动电路组成。输出 驱动电路与P2口相同，内部设有上拉电 阻。P1口是通用的准双向I/O口。输出高 电平时，能向外提供拉电流负载，不必 再接上拉电阻。当口用作输入时，须向 口锁存器写入1。14四、 P3口的结构级应用 151、P3用作第一功能（通用I/O口） 对P3口进行字

7、节或位寻址时，单片机内部的硬件 自动将第二功能输出线的W置1。这时，对应的口线 为通用I/O口方式。输出时，锁存器的状态（Q端）与输出引脚 的状态相同； 输入时，要先向口锁存器写入1，使引脚处 于高阻输入状态。输入的数据在“读引脚”信 号的作用下，进入内部数据总线。P3口作为通用I/O口时，属于准双向口。162、P3用作第二功能使用 当CPU不对P3口进行字节或位寻址时，内部硬件 自动将口锁存器的Q端置1。这时，P3口作为第二功 能使用。P3.0 ：RXD（串行口输入）； P3.1 ：TXD（串行口输出）； P3.2 ： 外部中断0输入； P3.3 ： 外部中断1输入； P3.4 ：T0（定时

8、器0的外部输入）； P3.5 ：T1（定时器1的外部输出）； P3.6 ： （片外数据存储器“写”选通控制输出）； P3.7 ： （片外数据存储器“读”选通控制输出）。17五 并行口的负载能力 P0、P1、P2、P3口的电平与CMOS和TTL 电平兼容。P0口的每一位口线可以驱动8个LSTTL负载 。在作为通用 I/O口时，由于输出驱动电路 是开漏方式，由集电极开路（OC门）电路 或漏极开路电路驱动时需外接上拉电阻；当 作为地址/数据总线使用时，口线输出不是开 漏的，无须外接上拉电阻。18P1、P2、P3口的每一位能驱动4个LSTTL 负载。它们的输出驱动电路设有内部上拉电 阻，所以可以方便地

9、由集电极开路（OC门 ）电路或漏极开路电路所驱动，而无须外接 上拉电阻。由于单片机P0口输出高电位时能提供 400uA的拉电流，输出低电位时（0.45V） 能提供3.2mA的灌电流，所以尽量采用输出 低电位提高其驱动能力。19（a）不恰当的连接：高电平驱动 （b）恰当的连接：低电平驱动205.1.2 内部并行I/O口德应应用举举例例1：通过P3口控制8个发光二极管循环发光 ，每个二极管闪烁三次转到下一个。ORG 0000HMOV A,#0FEHSHIFT: LCALL FLASHRL ASJMP SHIFTFLASH: MOV R5,#03FLASH1:MOV P3,ALCALL DELAYM

10、OV P3,#FFHLCALL DELAYDJNZ R5,FLASH1RETEDLAY: MOV R7, #00HL1 : MOV R6, #0FFHL2 : DJNZ R6, L2DJNZ R7, L1RETEND21ORG 0000HMOV P1, #0FFHKEY: SETB P1.2JNB P1.2, ALARMSETB P1.1AJMP KEY ALARM:CLR P1.1CPL P1.0ACALL DELAYAJMP KEY例2：设计一监视电路，开关K按下时， 发光二极管发光，并发出报警声。225.2 MCS-51的中断系统统 5.2.1 中断系统结统结 构与控 制一、中断的概念C

11、PU在处处理某一事件A时时，发发生了另一事件B请请 求CPU迅速去处处理（中断发发生）；CPU暂时暂时 中断当前的工作，转转去处处理事件B（ 中断响应应和中断服务务）；待CPU将事件B处处理完毕毕后，再回到原来事件A 被中断的地方继续处继续处 理事件A（中断返回），这这一 过过程称为为中断 。23随着计算机技术的应用，人们发现中断 技术不仅解决了快速主机与慢速I/O设备的数 据传送问题，而且还具有如下优点： 分时操作。CPU可以分时为多个I/O设备 服务，提高了计算机的利用率；实时响应。CPU能够及时处理应用系统的 随机事件，系统的实时性大大增强；可靠性高。CPU具有处理设备故障及掉电 等突发

12、性事件能力，从而使系统可靠性提高 。24引起CPU中断的根源，称为中断源。中断源向CPU提 出的中断请求。CPU暂时中断原来的事务A，转去处理事 件B。对事件B处理完毕后，再回到原来被中断的地方（即 断点），称为中断返回。实现上述中断功能的部件称为中 断系统（中断机构）。25二、中断系统的结构MCS-51的中断系统有5个中断源，2个优先 级，可实现二级中断嵌套 。26三 中断源 2、 （P3.3）。可由IT1(TCON.2)选择选择 其为为 低电电平有效还还是下降沿有效。当CPU检测检测 到P3.3 引脚上出现现有效的中断信号时时，中断标标志 IE1(TCON.3)置1,向CPU申请请中断。1

13、、 （P3.2）。可由IT0(TCON.0)选择选择 其为为 低电电平有效还还是下降沿有效。当CPU检测检测 到P3.2 引脚上出现现有效的中断信号时时，中断标标志 IE0(TCON.1)置1，向CPU申请请中断。273、TF0（TCON.5），片内定时时/计计数器T0 溢出中断请请求标标志。当定时时/计计数器T0发发 生溢出时时，置位TF0，并向CPU申请请中断。4、TF1（TCON.7），片内定时时/计计数器T1 溢出中断请请求标标志。当定时时/计计数器T1发发 生溢出时时，置位TF1，并向CPU申请请中断。5、RI（SCON.0）或TI（SCON.1），串行口 中断请请求标标志。当串行口

14、接收完一帧帧串行数 据时时置位RI或当串行口发发送完一帧帧串行数据 时时置位TI，向CPU申请请中断。 28四、中断控制寄存器 1、TCON的中断标志IT0（TCON.0），外部中断0触发方式控制位。 当IT0=0时，为电平触发方式。 当IT0=1时，为边沿触发方式（下降沿有效）。 IE0（TCON.1），外部中断0中断请求标志位。 IT1（TCON.2），外部中断1触发方式控制位。 IE1（TCON.3），外部中断1中断请求标志位。 TF0（TCON.5），定时/计数器T0溢出中断请求标志位。 TF1（TCON.7），定时/计数器T1溢出中断请求标志位。 292、SCON的中断标志RI（SC

15、ON.0），串行口接收中断标志位。当允 许串行口接收数据时，每接收完一个串行帧，由 硬件置位RI。同样，RI必须由软件清除。 TI（SCON.1），串行口发送中断标志位。当 CPU将一个发送数据写入串行口发送缓冲器时， 就启动了发送过程。每发送完一个串行帧，由硬 件置位TI。CPU响应中断时，不能自动清除TI， TI必须由软件清除。 303 中断允许控制IECPU对中断系统所有中断以及某个中断源的 开放和屏蔽是由中断允许寄存器IE控制的。EX0(IE.0)，外部中断0允许位； ET0(IE.1)，定时/计数器T0中断允许位； EX1(IE.2)，外部中断0允许位； ET1(IE.3)，定时/计

16、数器T1中断允许位； ES（IE.4)，串行口中断允许位； EA (IE.7)， CPU中断允许（总允许）位 。314 中断优先控制IP51单片机有两个中断优先级，即可实现二级 中断服务嵌套。每个中断源的中断优先级都是由中 断优先级寄存器IP中的相应位的状态来规定的 。PX0（IP.0），外部中断0优先级设定位； PT0（IP.1），定时/计数器T0优先级设定 位； PX1（IP.2），外部中断0优先级设定位； PT1（IP.3），定时/计数器T1优先级设定 位； PS （IP.4），串行口优先级设定位。32同一优先级中的中断申请不止一个时，则有 中断优先权排队问题。同一优先级的中断优先权排 队，由中断系统硬件确定的自然优先级形成，其排 列如所示：5.2.2 中断优先