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1、7 时序逻辑电路的分析和设计7.1 概述7.2 基于触发器时序电路的分析7.3 基于触发器时序电路的设计7.4 集成计数器7.5 集成移位寄存器7.6 基于MSI 时序逻辑电路的分析7.7 基于MSI 时序逻辑电路的设计时序逻辑电路：在任何时刻，逻辑电路的输出状态不仅取决于该时刻电路的输入状态，而且与电路原 来的状态有关。 7.1 概述时序逻辑电路的一般结构框图如图7.1.1 。图7.1.1 时序逻辑电路的一般结构框图组合逻辑电 路存 贮 电 路x1 xiw1 wk z1 zjq1 ql 信号间的逻辑关系可以用三个向量方程来表示。输出方程： Z( tn ) = FX(tn),Q(tn)状态方程
2、： Q(tn+1) = GW(tn),Q(tn) 驱动方程： W( tn ) = HX(tn),Q(tn)式中tn和tn+1表示相邻的两个离散时间。 7.2 基于触发器时序电路的分析时序逻辑电路中的基本单元是触发器。基于触发器时序逻辑电路的分析是时序逻辑电路分析 的基础。 7.2.1 分析方法7.2.2 同步时序电路的分析7.2.3 异步时序电路的分析7.2.1分析方法逻辑电路图驱动方程 输出方程 状态方程逻辑功能状态转换表 状态转换图 时序图图7.2.1时序电路分析流程图7.2.2 同步时序电路的分析 例7.2.1 分析如图7.2.2所示时序电路的逻辑功能 图7.2.2 例7.2.1逻辑电路
3、图Q0Q1Q2CP&ZFF0FF1FF211TC1&1TC11TC1(1)写三个状态方程驱动方程：状态方程：输出方程：(2) 状态转换表、状态转换图和时序图 状态转换表0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 11 2 3 4 5 6 7 8CP表7.2.1 例7.2.1状态转换表0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 状态转换图000/0/0/0图7.2.1 例7.2.1状态转换图/1/0001010011111110101100/0/0/0X/Z(3) 说明电路的逻辑功能同步8进制加法
4、计数器 时序图表7.2.1 例7.2.1时序图7.2.3异步时序电路分 析 例7.2.2 图7.2.4为一异步时序电路逻辑图，试分析该电路的逻辑功能。 图7.2.4 例7.2.2逻辑电路图Q0Q1Q2CP&FF0FF1FF211111JC11K1JC11K1JC11K(1) 写方程式写出触发器驱动方程和时钟方程J0= ， K0=1， CP0 = CPJ1= K1=1， CP1 = Q0J2= Q1Q0， K2=1， CP2 = CP .状态方程(CP0)(CP1)(CP2)(2) 列出状态转换真值表、画出状态转换图和波形图 状态转换真值表0 0 0 0 0 1 0 1 0 0 1 1 1 0
5、00 1 2 3 4CP表7.2.3 例7.2.2状态转换表0 0 1 0 1 0 0 1 1 1 0 0 0 0 0000001010011100(a) 状态转换图CPQ0Q1Q2(b) 工作波形图画波形图 画出状态转换图(3) 说明电路的逻辑功能5进制异步计数器7.3基于触发器时序电路的设计7.3.1 设计步骤7.3.2 同步时序电路的设计7.3.3 异步时序电路的设计7.3.1 设计步骤 图7.3.1 时序电路设计流程图设计 要求状态转 换图选触发器 状态分配 状态转换表状态方程 输出方程 驱动方程逻辑 电路图检查 自启动7.3.2同步时序电路的设计例7.3.1 用下降沿触发的JK触发器
6、设计同步8421码的十进制 加法计数器 根据设计要求，作出状态转换图。 S0图7.3.2 例7.3.1状态转换图S1S2S3S4S5S6S7S8S9 选择触发器的类型、个数以及进行状态分配 选择所用触发器的类型和个数题已指定JK触发器。本例中，因为状态数N=10，所以触发器个数n = 4。 状态分配状态分配采用8421 BCD码。有S0 = 0000，S1 = 0001，S9 = 1001。10101111六个状态可作为任意项处理。CP1 2 3 4 5 6 7 8 9 100 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1
7、1 1 1 0 0 0 1 0 0 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 1 0 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0表7.3.1 例7.3.1的状态转换表 列出状态转换表(3) 求出3个向量方程 画次态卡诺图如图7.3.3所示00 01 11 10 0 1 X 00 1 X 01 0 X X0 1 X X00 01 11 1000 01 11 100 0 X 01 1 X 00 0 X X1 1 X X00 01 11 1000 01 11 10图7.3.3 例7.3.1次态卡诺图1 1 X 10 0 X 00 0 X X1 1
8、X X00 01 11 1000 01 11 100 0 X 10 0 X 00 1 X X0 0 X X00 01 11 10 与JK触发器特性方程比较可得FF2的驱动方程J3 = Q2Q1Q0 K3 = Q0J1 =Q3Q0 K1 = Q0J0 = 1， K0 =1同理可得其它驱动方程CP1JC1 1K RDQ01图7.3.4例7.3.1逻辑逻辑电路图FF0& 1JC1 1K RDFF1& 1JC1 & 1K RD& 1JC1 1K RDQ1FF2 Q2Q3(4) 由驱动方程画出逻辑电路图图7.3.5 例7.3.1完整的状态转换图Q3Q2Q1Q00000101011101011110111
9、001111000100100011010001010110011110001001(5) 检查电路的自起动能力 例：用JK触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。解： 1. 画出原始状态转换图输入序列X：0 1 1 0 0输出相应Y： 0 0 0 1 0 状 态： S0 S1 S2 S3 S0(1).确定原始状态数及其意义(2).画原始状态图0/01/01/00/11/01/00/0S0S1S2S30/02. 状态简化等价状态可以合并为一个状态。3. 状态编码000111S0S1S2选JK触发器，n2；Q1Q0 - 两个触发器状态。0/01/01/01/0S0S1S2
10、0/00/1XQ1nQ0n0 00 10 1 1 100/001/0 00/011/0 00/111/04. 列出状态转换表5. 求状态方程和输出方程作次态卡诺图00 01 11 1001XQn1 Qn0Q1n+100 01 11 1001XQn1 Qn0Q0n+100 01 11 1001XQn1 Qn0Y0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 0 0 1 由次态卡诺图求得6. 求驱动方程对比状态方程和特性方程可得7. 画逻辑电路图YX1J C1 1K1JC1 1KQ0CPQ1&1 17.3.3 异步时序电路的设计例7.3.3 试设计异步3位二进制（8进制）加法计数器 解
11、 根据设计要求，可 列出态序表如表7.3.5所 示。CPQ2 Q1 Q00 1 2 3 4 5 6 70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1表7.3.5 例7.3.3的态序表Q1TC1TC1TC1Q21CPQ0图7.3.9异步八进制加法计数器(a) 电路图CPQ0Q1Q2图7.3.9异步八进制加法计数器(b) 波形图7.4集成计数计数器的功能：计数、分频、定时等；计数器的分类按时钟脉冲的输入方式分类按计数器输出码的规律分类按计数容量 M分类模2n计数器 非模2n计数器加法计数器 减法计数器 可逆计数器同步计数器异步计数器7.4.1 异步集成计数器 7.
12、4.2 同步集成计数器 7.4.3 任意进制计数器的构成7.4.1 异步集成计数器7429374293是二是二- -八八- -十六进制异步二进制加法计数器。它由十六进制异步二进制加法计数器。它由 四个四个T T触发器串接而成，内部逻辑电路如图触发器串接而成，内部逻辑电路如图7.4.1(7.4.1(a)a)所示。所示。图7.4.1 异步二进制计数器74293逻辑电路图(a)Q1Q2Q3&CP01Q0CP1R01R02FF0FF1FF2FF31TC1RD1TC1RD1TC1RD1TC1RDCP0CP1R01R02工作状态X X XX X X 1 X 0 X 01 0 X 0 X置零 FF0计数 F
13、F0计数 FF1FF3计 数 FF1FF3计 数表7.4.2 74293的功能表 当外CP仅送入CP0，由Q0输出，电路为二进制计数器。 当外CP仅送入CP1，由Q3Q2Q1输出，电路为八进制计数器。 当外CP仅送入CP0，而CP1与Q0相连时，电路为16进制计数器。 Q0 Q1 Q2 Q3CP1CP0R01 R02 742937.4.2 同步集成计数器1. 同步二进制计数器74161CPCTT CTP工作状态X X X 0 1 1 1 1X 0 1 1 1X X X X 0 X X 0 1 1置零 预制数 保持 保持 计数表7.4.3 74161的功能表图7.4.3 74161的符号图D0
14、D1 D2 D3CTP CTTCP CO LD CR 74161Q0 Q1 Q2 Q32. 同步计数器 7416374163为四位二进制加法计数器，其功能表和符号图如表7.4.4和图7.4.4所示。 D0 D1 D2 D3Q0 Q1 Q2 Q3CTP CTTCPCO LD CR74163图7.4.4 74163的符号图CPCTP CTT工作状态 X X 0 1 1 1 1X 0 1 1 1X X X X 0 1 1 0 1 1置零 预制数 保持 保持 计数表7.4.4 74163的功能表3. 同步计数器 74193CPUCPDCR工作状态X X 1X X 1 1 0 0 0X 0 1 1零 预制数 加法计数 减法计数表7.4.5 74193的功能表74193是双时钟输入四位二进制同步可逆计数器，其逻 辑符号见图7.4.5，功能见表7.4.5。CPU是加法计数时钟信 号，CPD是减法计数时钟信号， 是清零信号， 是置数控 制信号， 是加法进位信号， 为减法借位信号。 图题7.4.5 74193的符号图CR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BO COCPU CPD741934. 多片集成计数器的级联方 法前面介绍的各种集成计数器多是四位的，只能实现N16的计数，在实际应用中，经常会遇到多片集成计数器的级联使用的情况。下面以74LS161为例，介绍计数器的级联
