《数字逻辑课件第6章节拍分配器》由会员分享，可在线阅读，更多相关《数字逻辑课件第6章节拍分配器（17页珍藏版）》请在金锄头文库上搜索。
1、6.5 节拍分配器在数字系统中，为控制各功能部件协调有序地完成运 算和操作，要求系统控制器正确地发出一系列在时间上有 先后顺序的控制信号。在控制器中，能够产生这种控制信号的部件称为节拍 分配器。当分配器的输出为电平信号时，称为节拍发生器；当 分配器的输出为脉冲（脉冲宽度通常与主时钟脉冲宽度相 同）时，称为脉冲发生器。按节拍分配器的结构，分为计数型和移位型两类。6.5.1 计数型节拍分配器由二进制计数器和译码器组成。二进制计数器在计 数脉冲（时钟脉冲）的操作下，状态依次转换，且在有 效状态内循环，通过译码器的“翻译”，就可获得顺序的 节拍信号或脉冲信号。显然，n位二进制计数器有2n个不同状态，经
2、过译 码器的译码可获得2n个顺序的节拍信号或脉冲信号。例1：采用74LS163和74LS138设计一个五输出节拍发生器。解：用74LS163构造000100五进制计数器（同步清零），输出作为74LS138的变量输入，从74LS138的输出端引出相应的序列电平信号（低有效）。 74LS13811 1 1CP启动清零1 0 0/S0 /S1 /S2 /S3 /S4请同学自己画出时序图脉冲发生器例2：用Verilog HDL描述一个计数型五节拍发生器。module jiepai_5 (clk, reset, s, y1, y2) ;input clk, reset;output 4:0 s, y1,
3、 y2 ;reg 4:0 s ;reg 2:0 temp ; / ?assign y1=(clk=1)? s : 0 ; / ?assign y2=(clk=0)? s : 0 ; / ?always ( posedge clk or negedge reset )if ( !reset ) temp=3b000 ;else if ( temp=3b101 ) temp=3b001 ; / ?else temp=temp+1 ;always ( temp )case ( temp )3b001 : s=5b00001 ;3b010 : s=5b00010 ;3b011 : s=5b00100
4、;3b100 : s=5b01000 ;3b101 : s=5b10000 ;default : s=5b00000;endcase endmodule计数型五节拍发生器仿真波形节拍波形clk=1,脉冲波形clk=0,脉冲波形6.5.2 移位型节拍分配器由移位型计数器和译码器组成。Q3Q2Q1Q01.环形计数器可直接用作节拍分配器环形计数器时序波形。已见过该电路的Verilog HDL描述2.基于扭环形计数器的节拍发生器八个脉冲 构成一个 循环。译 码 电 路Y0Y1Y7逻辑门？译码器？脉 冲 发 生 器扭环形移位计数器的时序波形如何用Verilog HDL描述？通过波形可见需要译码电路？有效
5、循环状态表按照启动后的循环顺序 ，对八个有效状态进行译码 ，输出定义为Y0、Y1、Y2 、Y3、Y4、Y5、Y6、Y7， 可得到关于译码输出的卡诺 图。请同学自己完成译码电路和 扭环形计数器的连接，并画 出时序图。例1：采用74LS194和译码电路设计一个五输出的移位型节拍分配器。 解：根据题意，用74LS194构造模5扭环形计数器，然后根据有效循环状态设计译码电路。&启动清零0 0 0 1 0 0 1 1 0 1 1 1 0 1 1 0 0 1/CLR清零请同学完成电路连接。思考：若用74LS138 进行译码，应如何设计 。000不能当作 无关态使用作业：1.采用Verilog HDL描述计
6、数型十输出正脉冲发生器。2.采用Verilog HDL设计一个五输出的移位型节拍分配器。（提示：根据状态变化图，case描述 移位计数器，再对其输出译码。）思考：如何用Verilog HDL描述基于最大长度移位计数器的节拍发生器和脉冲发生器。课堂练习采用74LS194和适当的逻辑门设计输出 Z=A7A6A5A4A3A2A1A0=11010011的不规则 电平（脉冲）序列发生器。（A7先输出）74LS194功能表/CLRS1 S0CPQA QB QC QD功能0 1 1 1 1 0 0 0 1 1 0 1 1 0 0 0 0 QA QB QC QD RIN QA QB QC QB QC QD L
7、IN A B C D清零 保持 右移 左移 并行置数解：1.序列信号发生器可由移位寄存器和反馈逻辑构成移位寄存器（右移）反馈逻辑移位脉冲序列信号输出Z2.根据题意、74LS194逻辑符号、功能表分析所要产生的输出序列74LS194输出初态移位脉冲作用后RINRINZ3.根据上述分析，列出移位寄存器状态转移表和RIN输入移位脉冲RIN（F）QAQBQCQD01 0 1 1100 1 0 1210 0 1 0311 0 0 1411 1 0 0511 1 1 0601 1 1 1710 1 1 184.作RIN的卡诺图5.画出电路连接图&=1ZCP电路工作时，首先 S1S0=11,置数；然后， S1S0=01,右移。1 0 1 1思考：用左移如何实现。再思考：用计数器和多路选择器如何实现11010001序列发生器？用Verilog HDL如何描述？
