第2章 基本组成电路

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1、1微型计算机原理及应用22存储器 触发器微型计算机的基本组成电路微型计算机的基本组成电路寄存器算术逻辑单元1473三态输出电路56译码器 存储器 总线结构 31 算术逻辑单元算术逻辑单元ALU既能进行二进制数的四则运算，也 能进行布尔代数的逻辑运算。 ALU的符号如下图 所示。A和B为两个二进制数 ，S为其运算结果， control为控制信号。 为了不使初学者陷入 复杂的电路分析之中 ，我们不打算在逻辑 运算问题上开展讨论 。仅讨论一下加减算 术运算。41 算术逻辑单元(1)二进制数的相加 例1 两个二进制数相加的几个算式：51 算术逻辑单元左上式中，加数A和被加数B都是1位数，其和S变成2位

2、数，这 是因为相加结果产生进位之故。 右上式中，A和B都是2位数，相加结果S也是2位数，因为相加 结果不产生进位。 左下式中，A和B都是2位数，相加结果S是3位数，这也是产生 了进位之故。 右下式中，是左下式的另一种写法，以便看出“进位”究竟 是什么意义。第1位(或称0权位)是不可能有进位的，要求 参与运算的就只有两个数A0和B0，其结果为S0。第2位(或 称1权位)就是3个数A1，B1及C1参与运算了。其中C1是由 于第1位相加的结果产生的进位。此3个数相加的结果其总 和为S1=1，同时又产生进位C2，送入下一位(第3位)。第3 位(或称2权位)也是3个数A2，B2及C2参加运算。由于A2及

3、 B2都是0，所以C2即等于第3位的相加结果S2。61 算术逻辑单元从以上几算式的分析可得出下列结论： 两个二进制数A=A3A2A1A0，B=B3B2B1B0相加时，可以逐位相加 。则从最右边第1位(即0权位)开始，逐位相加，其结果可以 写成：S=S3S2S1S0 其中各位是分别求出的： A0+B0C1S0,A1+B1+C1C2S1,A2+B2+C2C3S2,A3+B3+C3C4S3 最后所得的和是：C4S3S2S1S0 右边第1位相加的电路要求： 输入量为两个，即A0及B0；输出量为两个，即S0及C1。 这样的一个二进制位相加的电路称为半加器(half adder)。 从右边第2位开始，各位

4、可以对应相加。各位对应相加时的电 路要求：输入量为3个，即Ai,Bi,Ci；输出量为两个，即 Si,Ci+1。 这样的一个二进制位相加的电路称为全加器(full adder)。71 算术逻辑单元（2）半加器 仅考虑加数和被加数而不考虑低位进位的加法运算即为半加。能 实现半加逻辑功能的电路即为半加器。 如果Ai、Bi是两个相加的1位二进制数，Si是半加和，Ci是半加 进位，那么根据半加器的功能可列出如下表所示的真值表。由真值表可直接写出逻辑表达式为由此画出半加器的电路如右图所示。81 算术逻辑单元（3）全加器 不仅考虑加数和被加数，而且考虑低位进位的加法运算即为全加 。能实现全加逻辑功能的电路即

5、为全加器。加数、被加数和 来自低位的进位三者中，如果1的个数为奇数则其和为1；如 果1的个数多于1个，则要向其高位的进位为1。所以可以直接 写出逻辑表达式。 如果用Ai、Bi表示A、B两个数中的第i位，用Ci表示来自低位（第 i-1位）的进位，用Si表示全加和，用Ci+1表示送给高位（第 i+1位）的进位，那么全加器的逻辑表达式为由此画出全加器的电路如右图所示。91 算术逻辑单元（4）半加器及全加器的逻辑符号 半加器及全加器的逻辑符号如下图所示。101 算术逻辑单元（5）二进制数的加法电路 设A=1010B=10,B=1011B=11 则可安排如下图所示的加法电路。A与B相加，写成竖式算法如右

6、下：即其相加结果为S=10101。 从加法电路，可看到同样的结果： S=C4S3S2S1S0=10101B111 算术逻辑单元(6)二进制数的减法运算 在微型计算机中，没有专用的减法器，而是将减法运算改变 为加法运算。其原理是：将减号及减数B视为负数，再与 被减数A相加，即A-B=A+(-B)，其和(如有进位的话，则舍 去进位)就是两数之差。当符号数采用补码表示时，就可 以将减法运算转换为加法运算。121 算术逻辑单元例2 求8-4 解：因为 8=1000B4=0100B-4=1100B 于是 8-4=1000B+1100B=1 0100=0100B=4131 算术逻辑单元例3 求0FH-0A

7、H （即求15减10之差） 解：因为 0FH=0000 1111B0AH=0000 1010B-0AH=1111 0110B 所以 0FH-0AH=00001111B+11110110B=1 0000 0101B=0000 0101B=5141 算术逻辑单元例4 求64-10 解：因为 64-10=64+(-10) 64=40H=0100 0000B 10=0AH=0000 1010B -10=1111 0110B 做减法运算过程如下： 做加法运算过程如下：结果相同，其真值为：54（36H=30H+6=48+6）。151 算术逻辑单元(7)可控反相器及加法减法电路 利用补码可将减法变为加法来运

8、算，因此需要有这么一个电 路，它能将能执行求反操作并使其最低位加1。 下图所示的可控反相器就是为了对一个二进制数执行求反操 作而设计的。这实际上是一个异或门，两输入端的异或门 的特点是：两者相同则输出为0，两者不同则输出为1。如 将SUB端看作控制端，则当在SUB端加上低电位时，Y端的 电平就和B0端的电平相同。在SUB端加上高电平，则Y端的 电平和B0端的电平相反。161 算术逻辑单元利用这个特点，在4位二进制数加法电路上增加4个可控反相 器并将最低位的半加器也改用全加器，就可以得到如下图 所示的4位二进制数加法器减法器电路了，因为这个电 路既可以作为加法器电路(当SUB=0)，又可以作为减

9、法器 电路(当SUB=1)。171 算术逻辑单元如果有下面两个二进制数： A=A3A2A1A0 B=B3B2B1B0 则可将这两个数的各位分别送入该电路的对应端，于是： 当SUB=0时，电路作加法运算：A+B。 当SUB=1时，电路作减法运算：A-B。 当SUB=0时，各位的可控反相器的输出与B的各位同相，所以 其和为：C4S=C4S3S2S1S0。 当SUB=1时，各位的反相器的输出与B的各位反相。注意，最 右边第一位(即S0位)也是用全加器，其进位输入端与SUB 端相连，因此其C0=SUB=1。所以此位相加即为： 其他各位为： 因此其总和输出S=S3S2S1S0 即： 当然，此时C4如不等

10、于0，则要被舍去。182.1 RS触发器 RS触发器是组成其它触发器的基础，可以用与逻辑组成，也可以 用或逻辑组成。 用与逻辑组成的RS触发器及逻辑符号如下图所示，RS触发器有两 个信号输入端 端和 端， 称为置0端， 称为置1端。R和S上 面的非号和逻辑符号中的小圆圈表示置1和置0信号都是低电平起 作用即低电平有效，它表示只有输入到该端的信号为低电平时才 有信号，否则无信号。 2 触发器192 触发器2.2 D触发器 D触发器和带预置、复位输入的D触发的逻辑符号如下图所示。 D触发器有2个互补输出端Q和 。时钟输入端有小圆圈表示 下降沿触发，若无小圆圈表示上升沿触发。 CP的有效沿时刻 的激

11、励信号D被Q端锁存。置位端和复位端是异步输入端，异 步输入端的小圆圈表示低电平有效，若无小圆圈则表示高电 平有效。 202 触发器2.3 JK触发器 JK触发器的逻辑符号如下图所示。 JK触发器同D触发器一样有2 个互补输出端，不同的是JK触发器3个输入信号，一个输入信 号是时钟信号CP，另二个是激励信号J和K。213 寄存器寄存器(register)是由触发器组成的。一个触发 器就是一个一位寄存器。由多个触发器可以组成 一个多位寄存器。寄存器由于其在计算机中的作 用之不同而具有不同的功能，从而被命名为不同 的名称。常见的寄存器有：缓冲寄存器用以 暂存数据；移位寄存器能够将其所存的数据 一位一

12、位地向左或向右移；计数器一个计数 脉冲到达时，会按二进制数的规律累计脉冲数； 累加器用以暂存每次在ALU中计算的中间结果 。223.1 缓冲寄存器 缓冲寄存器用于暂存某个数据，以便在适当的时间节拍和给定的计算步骤将数据输入或输出到其他记忆元件中去。4位缓冲 寄存器电路如下图所示。3 寄存器23其基本工作原理为：设有一个二进制数，共有4位数：X=X3X2X1X0要存到这个缓冲寄存器(buffer)中，此寄存器是由4个D触发器 组成的。将X0，X1，X2，X3分别送到各个触发器的D0，D1， D2，D3端去，只要CLK的上升沿还未到来，则Q0，Q1，Q2， Q3就不受X0，X1，X2，X3的影响而

13、保持其原有的数据。只有 当CLK的上升沿来到时，Q0，Q1，Q2，Q3才接受D0，D1， D2，D3的影响，而变成：Q0=X0Q1=X1Q2=X2Q3=X3结果就是：Q=Q3Q2Q1Q0=X3X2X1X0=X。这就叫做将数据X装到寄存器中去了。如要将此数据送至其他 记忆元件去，则可由Y0，Y1，Y2，Y3各条引线引出去。3 寄存器24 缓冲寄存器的数据X输入到Q只是受CLK的节拍管理，即只 要一将X各位加到寄存器各位的D输入端，时标节拍一到， 就会立即送到Q去。这有时是不利而有害的，因为也许我 们还想让早已存在其中的数据多留一些时间，但由于不可控之故，在CLK正前沿一到就会立即被来到门口的数据

14、X替 代掉。 为此，我们必须为这个寄存器增设一个可控的“门”。这个“ 门”的基本原理如下图所示，它是由两个与门一个或门以 及一个非门所组成的。3 寄存器25 在X0端送入数据(0或1)后，如LOAD端(以下简称为L端)为低 电位，则右边的与门被阻塞，X0过不去，而原来已存在此 位中的数据由Q0送至左边的与门。此与门的另一端输入从 非门引来的与L端反相的电平，即高电位。所以Q0的数据 可以通过左边的与门，再经或门而送达D0端。这就形成自 锁，即既存的数据能够可靠地存在其中而不会丢失。如L 端为高电位，则左边与门被阻塞而右边与门可让X0通过， 这样Q0的既存数据不再受到自锁，而X0可以到达D0端。

15、 只要CLK的上升沿一到达，X0即被送到Q0去，这时就叫做 装入(LOAD)。一旦装入之后，L端又降至低电平，则利用 左边的与门，X0就能自锁而稳定地存在Q0中。我们称这个 “门”为“L门” ；要记住“L门”的电路结构及其作用：高电平 时使数据装入，低电平时，数据自锁在其中。 3 寄存器26 对于多位的寄存器，每位各自有一套“L门”电路。不过只用一 个非门，并且只有一个LOAD输入端，该电路就是可控缓冲寄 存器。可控缓冲寄存器的电路和逻辑符号如下图所示，LOAD 为其控制门，而CLR为高电平时则可用以清除，使其中各位变 为0。3 寄存器273.2 移位寄存器(shifting register

16、)移位寄存器能将其所存储的数据逐位向左或向右移动，以达 到计算机在运行过程中所需的功能，例如用来判断最左边的位是0或1等。电路原理图如下图所示。以左移寄存器(上图)为例说明 移位寄存器的工作原理。当Din=1而送至最右边的第1位时，D0即为1，当CLK的上升沿 到达时，Q0即等于1。同时第2位的D1也等于1。当CLK第2个上升 沿到达时，Q1也等于1。结果可得下列的左移过程：3 寄存器28CLK上升沿未到Q=Q3Q2Q1Q0=0000 第1上升沿来到Q=0001 第2上升沿来到Q=0011 第3上升沿来到Q=0111 第4上升沿来到Q=1111 第5上升沿来到，如此时Din仍为1，则Q不变，仍为1111。 当Q=1111之后，使Din=0，则结果将是把0逐位左移。 第1上升沿来到Q=1110 第2上升沿来到Q=1100 第3上升沿来到Q=1000 第4上升沿来到Q=0000 由此可见，在左移寄存器中，每个时钟脉冲都要把所储存的各 位向左移动